EDA音乐播放器课程设计.doc

洛阳理工学院课程设计（论文） 摘 要 本课程设计是实现演奏三首乐曲演奏电路的硬件实现。总共分为五个模块，分别为20MHZ转换1MHZ分频模块，1MHZ转换4HZ分频模块，地址计数器模块，rom存储器模块，乐音分频模块。音符的频率由乐音分频模块获得，这是一个数控分频器。由时钟端输入一具有1MHZ的信号，分频比由预置数值决定，其输出频率将决定每一个音符的音调。音符的持续时间根据乐曲的速度及每个音符的节拍数来决定。三首乐曲分别为”两只老虎”，“找朋友”，“世上只有妈妈好”。关键词：乐曲演奏电路，20MHZ转换1MHZ分频模块，1MHZ转换4HZ分频模块， 地 址计数器模块 ，rom存储器模块 ，乐音分频模块 Pick to This course is designed to play music three play hardware implementation of the circuit. A total is divided into five modules, respectively for 20 MHZ conversion 1 MHZ frequency module, 1 MHZ conversion 4 HZ frequency module, address counter module, ROM memory module, dividing sound module. Note the frequency of the sound frequency module, a CNC divider. By the input, a signal with 1 MHZ clock end, frequency division ratio determined by the preset value, the output frequency will determine the tones of every note. The duration of the notes according to the number of speed and every note of the beat of the music to decide. Three piece respectively two tigers, find friends, only a mother good in the world.Keywords: music playing circuit, 20 MHZ conversion 1 MHZ frequency module, 1 MHZ conversion 4 HZ frequency module, address countII洛阳理工学院课程设计论文 前言电子技术飞速发展，传统的电子电路设计已经满足不了人们的要求，可编程逻辑逻辑器件和EDA技术的运用大大地提高了工作效率。大大地减轻了电路设计和PCB设计的难度。由于本人出于对音乐的热爱，故用EDA技术设计了一款音乐播放器。设计要求连续播放三首乐曲。设计采取用quartusII进行仿真，然后用开发板进行测试。基于工程领域中EDA技术应用的巨大实用价值，以及重视实践能力和创新意识培养的重要性，所以对各个模块进行了严格的测试。这是本人的第一次的关于EDA的作品，如果有不足之处，欢迎指正，本人邮箱liu_shu_。 III 目 录 第1章 分频器11.1 分频器11.2 20MHZ转换为1MHZ分频器11.3 1MHZ转换为4HZ分频器11.4 乐音分频器2第2章 存储器与地址发生器62.1 地址发生器62.2 rom存储器6第3章 顶层电路设计143.1播放器的顶层电路143.2 播放器的组成14第4章 课程设计总结15参考文献16附录17 IV 第1章 分频器1.1 分频器 分频器有三个，分别是20MHZ转换为1MHZ分频器，1MHZ转换为4HZ分频器，乐音分频器。1.2 20MHZ转换为1MHZ分频器 因为开发板提供的时钟信号为20MHZ的时钟信号，为了给乐音分频器和1MHZ转换为4HZ的分频器提供1MHZ的时钟信号，故设计了此分频器。主要实现的功能是20MHZ的输出信号转换为1MHZ的输出信号，分频器的符号图如图1-1所示。 图1-1 20MHZ转换为1MHZ分频器 波形如图1-2所示。 图1-2 20MHZ转换为1MHZ分频器波形1.3 1MHZ转换为4HZ分频器 4 HZ的时钟信号是乐谱节拍信号，为地址计数器与rom存储器提供信号。分频器的符号图如图1-3所示。 图1-3 1MHZ转换为4HZ分频器 波形如图1-4所示。 图1-4 1MHZ转换为4HZ分频器1.4 乐音分频器 由1MHZ提供时钟信号，根据乐谱存储器的输出得到对应音符的分频值，然后输出相应的方波信号。符号图如图1-5所示。 图1-5 乐音分频器 本人设计的乐音分频器有87个分频值，由于播放固定三首乐曲，使用到11个音符的分频值，篇幅有限，故只列出11个波形图。 乐音分频输出部分波形如图1-6所示。 图1-6 乐音分频器输出部分波形 乐音分频输出部分波形如图1-7所示。 图1-7 乐音分频器输出部分波形 乐音分频输出部分波形如图1-8所示。 图1-8 乐音分频器输出部分波形 乐音分频输出部分波形如图1-9所示。 图1-9乐音分频器输出部分波形 乐音分频输出部分波形如图1-10所示。 图1-10乐音分频器输出部分波形 乐音分频输出部分波形如图1-11所示。 图1-11乐音分频器输出部分波形 乐音分频输出部分波形如图1-12所示。 图1-12乐音分频器输出部分波形 乐音分频输出部分波形如图1-13所示。 图1-13 乐音分频器输出部分波形 乐音分频输出部分波形如图1-14所示。 图1-14 乐音分频器输出部分波形 乐音分频输出部分波形如图1-15所示。 图1-15 乐音分频器输出部分波形 乐音分频输出部分波形如图1-16所示。 图1-16 乐音分频器输出部分波形 第2章 存储器与地址发生器2.1 地址发生器 九位二进制计数器，内部设置计数最大值为474，作为音符数据rom存储器的地址发生器。这个计数器的计数频率为4HZ。其符号图如图2-1所示。 图2-1 地址发生器2.2 rom存储器 rom存储器存放的数据是三首乐曲的信息，分别为“两只老虎”，“找朋友”，“世上只有妈妈好”。由4HZ的信号控制时间，根据地址发生器的输出值作为rom存储器的地址输入，驱动rom存储器相对应的数据输出。其符号图如图2-2所示。 图2-2 rom存储器 rom存储器mif文件如表2-1所示。 表2-1 rom存储器mif文件数据 rom存储器输出数据波形如图2-3所示。 图2-3 rom存储器波形 rom存储器输出数据波形如图2-4所示。 图2-4 rom存储器波形rom存储器输出数据波形如图2-5所示。 图2-5 rom存储器波形rom存储器输出数据波形如图2-6所示。 图2-6 rom存储器波形 rom存储器输出数据波形如图2-7所示。 图2-7 rom存储器波形 rom存储器输出数据波形如图2-8所示。 图2-8 rom存储器波形 rom存储器输出数据波形如图2-9所示。 图2-9 rom存储器波形 rom存储器输出数据波形如图2-10所示。 图2-10 rom存储器波形 rom存储器输出数据波形如图2-11所示。 图2-11 rom存储器波形rom存储器输出数据波形如图2-12所示。 图2-12 rom存储器波形 rom存储器输出数据波形如图2-13所示。 图2-13 rom存储器波形 rom存储器输出数据波形如图2-14所示。 图2-14 rom存储器波形 rom存储器输出数据波形如图2-15所示。 图2-15 rom存储器波形 rom存储器输出数据波形如图2-16所示。 图2-16 rom存储器波形 rom存储器输出数据波形如图2-17所示。 图2-17 rom存储器波形 rom存储器输出数据波形如图2-18所示。 图2-18 rom存储器波形 rom存储器输出数据波形如图2-19所示。 图2-19 rom存储器波形 rom存储器输出数据波形如图2-20所示。 图2-20 rom存储器波形 rom存储器输出数据波形如图2-21所示。 图2-21 rom存储器波形 rom存储器输出数据波形如图2-22所示。 图2-22 rom存储器波形 rom存储器输出数据波形如图2-23所示。 图2-23 rom存储器波形 rom存储器输出数据波形如图2-24所示。 图2-24 rom存储器波形 rom存储器输出数据波形如图2-25所示。 图2-25 rom存储器波形 第3章 顶层电路设计3.1播放器的顶层电路 顶层原理图如图3-1所示。 图3-1 顶层原理图3.2 播放器的组成 实验板的时钟输出是20MHZ，经过分频产生1MHZ的周期信号用作乐音分频器的时钟，4HZ的信号用作乐谱存储器的时钟。乐谱存储器存放乐谱的编码，乐音分频器输出每个乐音对应的频率，驱动扬声器发音。乐谱存储器地址保持时间就是每个乐音的发音时间，由乐谱存储器的时钟周期决定。播放器如图3-2所示。 图3-2 播放器组成 第4章 课程设计总结 通过此次课程设计，我学到了许多，加深了对EDA技术的了解。将学到的知识付诸实践，更好地从结合工程实际层面来检验学习效果。实践出真知，实践是检验真理的唯一标准。此次课程设计使我明白了实践的重要。这次课程设计虽然面临很多困难，但是都被我一一克服。 EDA是一门很重要的课程，所以我为此做了充分的准备。 参考文献1潘松，黄继业.EDA技术与VHDL.北京：清华出版社，2014 附录-20MHZ转换为1MHZ分频器的VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FENPIN20 IS PORT(CLK: IN STD_LOGIC;OUT1:OUT STD_LOGIC);END ENTITY FENPIN20;ARCHITECTURE ONE OF FENPIN20 IS SIGNAL T1: INTEGER RANGE 0 TO 9;SIGNAL FIM: STD_LOGIC;BEGINPROCESS(CLK) BEGINIF CLKEVENT AND CLK=1 then T1=T1+1;IF T1 = 9 THEN FIM= NOT FIM;T1=0;END IF;END IF;END PROCESS;OUT1=FIM;END ONE;-1MHZ转换为4HZ分频器的VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FENPIN1 ISPORT(CLK: IN STD_LOGIC;OUT1: OUT STD_LOGIC);END ENTITY FENPIN1;ARCHITECTURE FOUR OF FENPIN1 ISSIGNAL T1: INTEGER RANGE 0 TO 124999; SIGNAL FIM: STD_LOGIC;BEGINPROCESS(CLK)BEGINIF CLKEVENT AND CLK=1 THEN T1=T1+1;IF T1=124999 THEN FIM= NOT FIM;T1=0;END IF;END IF;END PROCESS;OUT1=FIM;END FOUR;-地址发生器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT8 ISPORT(CLK: IN STD_LOGIC;Q: OUT STD_LOGIC_VECTOR(8 DOWNTO 0);END;ARCHITECTURE BHV OF CNT8 ISSIGNAl q1: sTD_LOGIC_vector(8 downto 0);BEGINprocess(clk)beginIF CLKEVENT AND CLK=1 THEN Q1 =Q1+1;END IF;if q1=111011010 then q10);end if;END PROCESS;Q=Q1;END BHV;-存储器LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY altera_mf;USE altera_mf.all;ENTITY rom3 ISPORT(address: IN STD_LOGIC_VECTOR (8 DOWNTO 0);clock: IN STD_LOGIC ;q: OUT STD_LOGIC_VECTOR (6 DOWNTO 0);END rom3;ARCHITECTURE SYN OF rom3 ISSIGNAL sub_wire0: STD_LOGIC_VECTOR (6 DOWNTO 0);COMPONENT altsyncramGENERIC (address_aclr_a: STRING;init_file: STRING;intended_device_family: STRING;lpm_hint: STRING;lpm_type: STRING;numwords_a: NATURAL;operation_mode: STRING;outdata_aclr_a: STRING;outdata_reg_a: STRING;widthad_a: NATURAL;width_a: NATURAL;width_byteena_a: NATURAL);PORT (clock0: IN STD_LOGIC ;address_a: IN STD_LOGIC_VECTOR (8 DOWNTO 0);q_a: OUT STD_LOGIC_VECTOR (6 DOWNTO 0);END COMPONENT;BEGINq NONE,init_file = E:/作业/lesson EDA/毕业设计/播放器（3）/顶层原理图/mus.mif,intended_device_family = Stratix,lpm_hint = ENABLE_RUNTIME_MOD=NO,lpm_type = altsyncram,numwords_a = 512,operation_mode = ROM,outdata_aclr_a = NONE,outdata_reg_a = UNREGISTERED,widthad_a = 9,width_a = 7,width_byteena_a = 1)PORT MAP (clock0 = clock,address_a = address,q_a = sub_wire0);END SYN;-乐音分频器LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY YUEYINFENPIN ISPORT (INX: IN STD_LOGIC_VECTOR(6 DOWNTO 0);-乐音编码CLK: IN STD_LOGIC;-1MHZ时钟信号SPK: OUT STD_LOGIC);-输出频率END ENTITY YUEYINFENPIN;ARCHITECTURE ONE OF YUEYINFENPIN ISSIGNAL TEMP: INTEGER RANGE 0 TO 30000;-分频计数值SIGNAL COUNT: INTEGER RANGE 0 TO 20000;-计数SIGNAL FIM: STD_LOGIC;-分频BEGINPROCESS (INX,CLK)BEGINCASE INX ISWHEN 0000000 = TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP