第二章可编程逻辑器件结构PPT课件

第2章可编程逻辑器件结构原理 一 从TTL到可编程逻辑 1 采用TTL逻辑进行数字设计设计一个4人表决器 如果有2人或以上同意 则表决通过 真值表 卡诺图 一 从TTL到可编程逻辑 续1 逻辑表达式 电路结构 F AB CD BD AD BC AC F AB CD BD AD BC AC 一 从TTL到可编程逻辑 续2 总结 任何组合逻辑函数都可以化为 与 或 表达式 即任何组合逻辑电路都可以用与门 或门的二级电路实现 任何时序电路都可以在组合电路的基础上加上存储元件构成 如 触发器 RAM等 思考新的方法 如果把与门 或门 存储器组合到一个器件中 并且有固定的连接会怎么样呢 一 从TTL到可编程逻辑 续3 2 基本PLD器件的原理 或阵列 一 从TTL到可编程逻辑 续4 3 逻辑元件符号表示 PLD缓冲电路 PLD中与阵列 PLD中或阵列 PLD中阵列连线 固定连接 可编程连接 未连接 一 从TTL到可编程逻辑 续5 4 简单阵列的表示 二 PLD的发展历史 三 PLD的分类 1 按集成度分 三 PLD的分类 续1 2 按编程工艺分熔丝型 反熔丝型 PROM PLA PALEPROM型 EEPROM型 GAL CPLDSRAM型 FPGAFlash型 FPGA3 按结构分乘积项结构 即与或阵列查找表结构 采用RAM数据查找的方式 四 PROM结构原理 1 PROM基本结构 P 2n 四 PROM结构原理 续1 一个简单存储器数据阵列 D0 0 W0 1 W1 1 W2 1 W3 0 W4 0 W5 0 W6 0 W7 D1 0 W0 0 W1 1 W2 1 W3 0 W4 1 W5 1 W6 1 W7 四 PROM结构原理 续2 存储单元阵列的输出F0 Mp 1 0Wp 1 M1 0W1 M0 0W0F1 Mp 1 1Wp 1 M1 1W1 M0 1W0 Fm 1 Mp 1 m 1Wp 1 M1 m 1W1 M0 m 1W0 四 PROM结构原理 续3 2 PROM的PLD阵列图 二进制半加器 F1 A1 A0 4 2PROM 四 PROM结构原理 续4 3 缺点只能用于组合电路增加输入变量 存贮单元利用效率低 存储单元按照2的幂次增加 一般采用熔丝工艺 一次编程 五 PLA结构原理 1 PLA基本结构 与阵列 或阵列均可编程 极大缓解了PROM随着输入变量增加 规模迅速增加的问题 六 PAL基本结构原理 1 PAL基本结构2 缺点一次可编程I O结构繁多 种类丰富 使用不便 与阵列可编程 或阵列固定 使输出逻辑函数化简算法简化 PAL16L8 PAL16R4 纯组合逻辑电路 组合 时序电路逻辑电路 IO结构复杂 种类繁多 以至于使设计仍然离不开数据手册 使用 生产仍有所不便 由于一次性编程 修改也不便 七 GAL结构原理 1 GAL基本结构与阵列可编程 或阵列固定增加输出逻辑宏单元OLMC OutputLogicMacroCell 采用EEPROM工艺 特点 1 可重复编程 2 100 可测试 3 既可以实现组合电路又可以实现时序电路 GAL的两种基本型号GAL16V8 20引脚 GAL20V8 24引脚 可代替数十种PAL器件 因而称为通用可编程电路 21 逻辑宏单元 输入 输出口 输入口 全局时钟信号输入 全局三态控制 可编程与阵列 固定或阵列 GAL16V8的结构 采用EEPROM工艺 七 GAL结构原理 续1 2 OLMC工作模式灵活配置不同模式 实现不同输入 输出功能 七 GAL结构原理 续2 寄存器模式 寄存器输出结构 组合输出双向结构 七 GAL结构原理 续3 复合模式 组合输出双向结构 组合输出结构 七 GAL结构原理 续4 简单模式 反馈输入结构 输出反馈结构 简单模式输出结构 简单PLD到CPLD FPGA 阵列规模小 寄存器资源不足 且限制较多 如时钟 输出使能控制 时序电路扩展较难 I O不灵活 三态控制控制 编程不便 需要专用编程工具 八 CPLD的结构原理 1 CPLD基本结构逻辑阵列块LAB LogicArrayBlock 可编程连线阵列PIA ProgrammableInterconnectArray 全局总线 把器件中的任何信号连接到其目的地I O控制模块允许每个I O引脚被单独配置为输入 输出或者双向工作方式 通过三态缓冲器来控制 28 互连示意图 八 CPLD的结构原理 续1 逻辑阵列块LAB由多个宏单元LMC LogicMacroCell 组成 4 20个 扩展乘积项 为适应更复杂的逻辑函数的需要 利用其它宏单元的逻辑资源 扩展乘积项 有两种方式 即共享扩展乘积项和并联扩展项馈送方式 共享扩展乘积项结构 局部连线 共享扩展项提供的 与非 乘积项 并联扩展项馈送结构 PIA可编程连线阵列 编程接点 PIA信号布线到LAB的方式 实现LAB间和LAB到I O控制块的连接 I O控制块 输出特性控制 摆率 漏级开路控制 不通过PIA 八 CPLD的结构原理 续2 2 CPLD的特点工艺 EEPROM Flash 掉电数据不丢失规模 集成度相对FPGA小 多用于2万门规模以下的设计时延 可预测适用范围 组合逻辑电路 即触发器资源有限而乘积项丰富的结构 九 FPGA的结构原理 1 从CPLD到FPGA FPGA阵列型结构 九 FPGA的结构原理 续1 2 FPGA基本结构 行互联 列互联 分段互联 九 FPGA的结构原理 续2 逻辑阵列块LAB由逻辑单元LE构成 九 FPGA的结构原理 续3 查找表LUT LookUpTable 替代乘积项阵列 16 1RAM A B C D 九 FPGA的结构原理 续4 可编程寄存器Reg输出反馈回LUT 产生更复杂逻辑旁路寄存器 产生严格的组合逻辑功能旁路LUT 使用寄存器存储功能 九 FPGA的结构原理 续5 形象解释LAB与LE 从ChipPlanner芯片规划器中调出 深色的单元表示该LAB被设计占用 一个未使用的LAB 一个LE 42 CycloneLAB结构 43 LAB阵列 九 FPGA的结构原理 续6 自适应逻辑模块ALM AdaptingLogicModule 基于原LE做了某些改进 提高性能和资源利用率包含两个寄存器内置硬件加法器模块等LUT是自适应LUT 即ALUT 九 FPGA的结构原理 续7 3 FPGA其他重要模块存储器模块可替代LAB逻辑嵌入式乘法器适用于DSP 能够进行高性能的乘法 加法 累加操作高速收发器支持高速协议 用于通信和网络设备中 九 FPGA的结构原理 续8 4 CPLD与FPGA的区别 九 FPGA的结构原理 续9 Cyclone系列Cyclone 飓风 Altera中等规模FPGA 2003年推出 0 13um工艺 1 5v内核供电CycloneII Cyclone的下一代产品 2005年开始推出 90nm工艺 1 2v内核供电 属于低成本FPGACycloneIIIFPGA系列2007年推出 采用台积电 TSMC 65nm低功耗 LP 工艺技术制造 以相当于ASIC的价格实现了低功耗 CycloneIVFPGA系列2009年推出 60nm工艺 面向对成本敏感的大批量应用 帮助您满足越来越大的带宽需求 同时降低了成本 CycloneVFPGA系列2011年推出 28nm工艺 实现了业界最低的系统成本和功耗 其性能水平使得该器件系列成为突出您大批量应用优势的理想选择 Stratix altera大规模高端FPGA 2002年中期推出 0 13um工艺 1 5v内核供电 集成硬件乘加器 芯片内部结构比Altera以前的产品有很大变化 StratixII Stratix的下一代产品 2004年中期推出 90nm工艺 1 2v内核供电 大容量高性能FPGAStrtratixV为altera目前的高端产品 采用28 nm工艺 提供了28G的收发器件 适合高端的FPGA产品开发 九 FPGA的结构原理 续10 Cyclone系列命名规则XXXXXXXXXXXX1234567工艺 型号 LE数量 封装 管脚数目 温度范围 器件速度1 前缀 EP典型器件EPC组成的EPROM器件EPFFLEX10K或FLFX6000系列 FLFX8000系列EPMMAX5000系列 MAX7000系列 MAX9000系列EPX快闪逻辑器件 4 封装形式 D陶瓷双列直插Q塑料四面引线扁平封装P塑料双列直插R功率四面引线扁平封装S塑料微型封装T薄型J形引线芯片载体J陶瓷J形引线芯片载体W陶瓷四面引线扁平封装L塑料J形引线芯片载体B球阵列 6 温度范围 C 至70 I 40 至85 M 55 至125 7 速度 数字越小速度越快 十 硬件测试技术 1 提出20世纪80年代 联合测试行动组 JTAG JointTestActionGroup 开发IEEE1149 1 1990边界扫描测试技术规范 CPLD FPGA厂商的器件遵循IEEE规范 为输入 输出引脚及专用配置引脚提供边界扫描测试 BST BoardScanTest 的能力 十 硬件测试技术 续1 2 JTAGBST工作原理 TCK 测试时钟输入端 TDI 测试数据输入 在TCK的上升沿移入 TDO 测试数据输出 在TCK的下降沿移入 TRST 测试复位 低电平有效 异步复位 TMS 测试模式选择 负责TAP控制器的转换 TAP控制器的命令模式有5类 TAP控制器 测试访问端口控制器TestAccessPort 十 硬件测试技术 续2 TAP控制器命令模式 SAMPLE PRELOAD 在不中断器件正常工作的情况下 捕获器件的内部数据EXTEST 校验器件之间的外部引脚连线BYPASS 数据信号在时钟TCK上升沿从TDI进入旁路寄存器 并在同一时钟下降沿从TDO输出IDCODE 标识IEEEStd1149 1链中的器件USERCODE 标识IEEEStd1149 1链中用户电子标签 旁路寄存器 1位寄存器 提供不测试时TDI和TDO的最小串行通道 边界扫描寄存器 由3位周边单元组成 串行移位寄存器 十 硬件测试技术 续3 3 JTAG端口的应用 5脚 嵌入式逻辑分析仪 在不影响硬件正常工作时 获得在线调试数据例 波形发生器设计传统方法 需要DA转化 然后用示波器观察JTAG Quartus SignalTap 嵌入式逻辑分析仪 十一 CPLD FPGA的编程与配置 1 定义把设计代码送入芯片的过程 或操作 称为对CPLD的编程 对FPGA的配置 经过编程的CPLD 经过配置的FPGA 芯片 就成为具有用户需要功能的专用电子系统 2 器件编程配置的分类按计算机接口划分串口下载 MasterBlaster 并口下载 ByteBlaster ByteBlasterMV ByteBlaster USB接口下载 USBBlaster 十一 CPLD FPGA的编程与配置 1 按器件在编程配置过程中的状态划分 主动配置 由器件引导配置操作过程 控制外部存储器和初始化过程 FPGA主动从外围专用的存储芯片中获得配置数据 被动配置 由外部计算机或者控制器控制配置过程 如在实验系统中 每次加电时 由计算机进行下载 十一 CPLD FPGA的编程与配置 2 3 CPLD编程两种编程方案 ISP 在系统可编程 接口 JTAG接口 JTAG接口优点 既作为BST接口 也作为编程接口 省去专用编程接口 有利于接口的统一 十一 CPLD FPGA的编程与配置 3 4 FPGA配置几种配置模式 AS ActiveSerial 模式 针对EPCS系列配置器件主动配置模式 针对EPC器件进行配置PS PassiveSerial 模式PSA PassiveSerialAsynchronous 模式PPS PassiveParallelSynchronous 模式PPA PassiveParallelAsynchonous 模式JTAG模式 既可用于配置器件也可用于配置FPGA 十一 CPLD FPGA的编程与配置 4 I O 作为单个配置器件或配置器件级联时的第一个器件时 为时钟输出 串行数据输出 输出使能和复位 高电平有效 片选输入 低电平有效 十一 CPLD FPGA的编程与配置 5 时钟输出 时钟输入 级联选择输出 当计数器达到最大值时 输出低 十一 CPLD FPGA的编程与配置 6 其他配置方式 使用单片机配置多任务电路结构重配置 在单片机的ROM内按不同地址放置多个针对不同功能要求设计好的FPGA配置文件 缺点 速度慢容量小体积大使用CPLD配置 十二 主要PLD产品 1 概述 50 3 33 1 6 4 全球PLD FPGA产品60 以上由Xilinx和Altera提供 共同决定了PLD技术的发展方向 欧洲 Xilinx占有率更高亚太 Altera占有率较高美国 平分秋色 10 2 十二 主要PLD产品 续1 2 Lattice公司的器件 MachXO XO2 采用LUT结构 数据非易失 XO2 低成本 低功耗和高系统集成的组合 SuperFAST性能 3 3V 2 5V和1 8V三种供电电压 超低功耗 外加片上闪存 独特的TransFR现场升级技术 针对以太网 PCIExpress等高吞吐量标准的最佳解决方案 集成了专用的高性能DSP