vhdl实验.docx

实验一8线-3线优先编码器一、 原理真值表：EnI0I1I2I3I4I5I6I7Y0nY1nY2nG1G21xxxxxxxx11111011111111111010xxxxxxx0000100xxxxxx01001100xxxxx011010100xxxx0111011100xxx01111100100xx011111101100x01111111101000111111111110用vhdl语言实现：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY encode ISPORT(input: IN STD_LOGIC_VECTOR(7 downto 0);EN : IN STD_LOGIC ;y0n,y1n,y2n,g1,g2 : OUT STD_LOGIC);END encode;ARCHITECTURE behav OF encode ISSIGNAL y : STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINy0n=y(0);y1n=y(1);y2n=y(2);PROCESS(input)BEGINIF EN=1 THENy=111;g1=1;g2=1;ELSIF input(7)=0 THENy=000;g1=0;g2=1;ELSIF input(6)=0 THENy=001;g1=0;g2=1;ELSIF input(5)=0 THENy=010;g1=0;g2=1;ELSIF input(4)=0 THENy=011;g1=0;g2=1;ELSIF input(3)=0 THENy=100;g1=0;g2=1;ELSIF input(2)=0 THENy=101;g1=0;g2=1;ELSIF input(1)=0 THENy=110;g1=0;g2=1;ELSIF input(0)=0 THENy=111;g1=0;g2=1;ELSIF input=11111111 THENy=111;g1=1;g2=0;END if;END PROCESS;END behav;二、 编译三、 仿真En为1，其他为0时当En为0，input7在某时为0，其他为1时当En为0，input6为0，其他为1时其他情况类似，不在赘述。最后当En为0，input0为0，其他为1时结论：经仿真来看，基本符合真值表（有15ns延迟）。3线8线译码器一、原理：真值表：用vhdl语言实现library ieee;use ieee.std_logic_1164.all;entity sxbxymq_t15 is port(a,b,c,ena:in bit; y:out bit_vector(7 downto 0);end sxbxymq_t15;architecture exp1 of sxbxymq_t15 isbeginprocess(a,b,c,ena)variable cba:bit_vector(2 downto 0);begincba:=(c&b&a);if(ena=1)then Yyyyyyyyynull;end case;end if;end process;end exp1;二、 编译三、 仿真四、结论：经仿真可以看到基本符合真值表。实验三6D锁存器一、 原理Vhdl语言实现：library ieee;use ieee.std_logic_1164.all;entity lock6 isport(D0,D1,D2,D3,D4,D5,CD,CLK:in std_logic;Q0,Q1,Q2,Q3,Q4,Q5:out std_logic);end;architecture one of lock6 isbeginprocess(CLK,CD,D0,D1,D2,D3,D4,D5)beginif CD=0then Q0=0;Q1=0;Q2=0;Q3=0;Q4=0;Q5=0;elsif clkevent