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数字IC设计流程 数字IC设计流程 具体指标 物理指标 制作工艺裸片面积封装 性能指标 速度功耗 功能指标 功能描述接口定义 算法模型c matlabcode RTLHDLvhdl verilog NETLISTverilog Standcelllibrary 综合工具根据基本单元库的功能 时序模型 将行为级代码翻译成具体的电路实现结构 LAYOUTgds2 基于standcell的ASIC设计流程 布局布线工具根据基本单元库的时序 几何模型 将电路单元布局布线成为实际电路版图 对功能 时序 制造参数进行检查 TAPE OUT DigitalICdesignflow Marketingrequest Architecturespecs Architectureengineer Projectfunctionspec Toparchitect designspec Designspecexample RTLcoding RTLdesignengineer designengineer 使用verilog编程实现 Arch algorithmemulation algorithmengineer C C Matlab DigitalICdesignflow IPLevelRTLcoding IPLevelRTLsimulation IPlevelverification IPLevelVerificationengineer Makefile 仿真验证工具 Synopsys VCSMentor ModelSimCadence Verilog XLCadence NC Verilog Unit chipLevelRTLsimulation Unit chiplevelverification fullchipVerificationengineer C C systemc systemVerilog UVM Integrateengineer Full chiptestplan verificationspec testplan DigitalICdesignflow Logicsynthesis 逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表netlist 逻辑综合需要基于特定的综合库 不同的库中 门电路基本标准单元 standardcell 的面积 时序参数是不一样的 gatelevellevelverification gatelevelVerificationengineer ASICdesignengineer 逻辑综合工具 Synopsys DesignCompiler DC Cadence RC Synplicity Synplify DigitalICdesignflow 形式验证 从功能上 STA是时序上 对综合后的网表进行验证 常用的就是等价性检查 EquivalenceCheck 方法 以功能验证后的HDL设计为参考 对比综合后的网表功能 他们是否在功能上存在等价性 这样做是为了保证在逻辑综合过程中没有改变原先HDL描述的电路功能 ASICfront endDesignengineer 形式验证工具 Synopsys Formality DigitalICdesignflow STA 静态时序分析 这也属于验证范畴 它主要是在时序上对电路进行验证 检查电路是否存在建立时间 setuptime 和保持时间 holdtime 的违例 violation ASICfront endDesignengineer STA工具 Synopsys PrimeTime PT TclScript STAtiming满足 得到最终netlist DigitalICdesignflow STA 静态时序分析 这也属于验证范畴 它主要是在时序上对电路进行验证 检查电路是否存在建立时间 setuptime 和保持时间 holdtime 的违例 violation ASICfront endDesignengineer 形式验证工具 Synopsys PrimeTime PT TclScript STAtiming满足 得到最终netlist DFT designfortest DFTengineer 插入可测试链scanchain DigitalICdesignflow 版图生成 自动布局布线 PR PhysicalDesignengineer PR工具 Synopsys Astro ICCompiler ICC 时钟树插入Formalverification DRC LVS Post layoutSTA 生成最终GDSII Tap out流片 DRC LVS物理工具 Mentor calibreSynopsys HerculesCadence Diva dracula 前端设计 RTLtoNetlist RTL RegisterTransferLevel 设计利用硬件描述语言 如verilog 对电路以寄存器之间的传输为基础进行描述综合 将RTL级设计中所得的程序代码翻译成实际电路的各种元器件以及他们之间的连接关系 可以用一张表来表示 称为门级网表 Netlist STA StaticTimingAnalysis 静态时序分析 套用特定的时序模型 TimingModel 针对特定电路分析其是否违反设计者给定的时序限制 TimingConstraint RTLCode 风格代码检查 功能仿真 逻辑综合 成功 综合后仿真 成功 STA 成功 代码修改 约束修改 N N N Netlist后端 整个ASIC设计流程都是一个迭代的流程 在任何一步不能满足要求 都需要重复之前步骤 甚至重新设计RTL代码 模拟电路设计的迭代次数甚至更多 后端设计 NetlisttoLayout APR AutoPlaceandRoute 自动布局布线ExtractRC 提取延时信息DRC DesignRuleCheck 设计规则检查 LVS L