多功能集成电路数字钟论文.doc

本文由fc7758258贡献 doc文档可能在WAP端浏览体验不佳。建议您优先选择TXT，或下载源文件到本机查看。 目录摘要3 1 设计功能要求3 2 系统原理框图3 3 方案设计与论证5 3.1 时间脉冲产生电路 5 3.2 分频器电路 6 3.3 时间计数器电路 6 3.3.1 60 进制计数器 8 3.3.2 24 进制计数器 9 4 译码及驱动显示单元电路 10 5 校时电路 11 6 报时电路 12 7 定时控制电路 13 8 完整电路 14 9 电路调试 14 10 电路特点及方案优缺点15 11 心得与体会15 12 参考文献16 附录 元件清单16 摘要 数字钟是一种用数字电路技术实现时、分、秒 计时的装置，与机械式时钟 相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此 得到了广泛的使用。 数字钟从原理上讲是一种典型的数字电路， 该数字钟具有基本功能和扩展功 能两部分。其中，基本功能部分的有准确计时，以数字形式显示时、分、秒的时 间和校时功能。扩展功能部分则具有：定时控制、仿广播电台正点报时、自动报 整点时数的功能。数字钟的电路也是由主体电路和扩展电路两部分构成，在电路 中，基本功能部分由主体电路实现，而扩展功能部电路实现。这两部分都有一个 共同特点就是它们都要用到振荡电路提供的 1Hz 脉冲信号。在计时出现误差时 电路还可以进行校时和校分，为了使电路简单所设计的电路不具备校秒的功能。 并且要用数码管显示时、分、秒，各位均为两位显示，扩展部分要有相应的响应 电路。分则由扩展。 1.设计功能要求 1. 设计功能要求 基本功能： （1）时的计时要求为 24 进制，分和秒的计时要求为 60 进制 （2）准确计时，以数字形式显示时，分，秒的时间 （3）校正时间 扩展功能： （1）定时控制； （2）仿广播电台报时功能； （3）自动报整点时数； 2.系统原理框图 2.系统原理框图 对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标 准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的 1HZ 时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。下图所 示为数字钟的一般构成框图。 555 振荡器电路：555 振荡器电路给数字钟提供一个频率稳定的 1000z 的方波信号，可保证数字钟的走时准确及稳定。 分频器电路：分频器电路将 1000HZ 的高频方波信号经分频后得到 1Hz 的 方波信号供秒计数器进行计数。分频器实际上也就是计数器。 时间计数器电路：时间计数电路由秒个位和秒十位计数器、分个位和分十 位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个 位和分十位计数器为 60 进制计数器，而根据设计要求，时个位和时十位计数器 为 24 进制计数器。 译码驱动电路： 译码驱动电路将计数器输出的 8421BCD 码转换为数码管需 要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。 整点报时电路：一般时钟都应具备整点报时电路功能,即在时间出现整点 前数秒内,数字钟会自动报时,以示提醒.其作用方式是发出连续的或有节奏的音 频声波,较复杂的也可以是实时语音提示。 3.方案设计与论证 3.方案设计与论证 3.1 时间脉冲产生电路 时间脉冲产生电路 方案一：由集成电路定时器 555 与 RC 组成的多谐振荡器作为时间标准信号 源。 方案二:振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数 字钟计时的准确程度，通常选用石英晶体构成振荡器电路。石英晶体振荡器的作 用是产生时间标准信号。因此，一般采用石英晶体振荡器经过分频得到这一时间 脉冲信号。 用 555 组成的脉冲产生电路: 经计算，当滑动变阻器阻值为 2.1K 时，可 以产生 1000Hz 的脉冲。 石英晶体振荡电路:采用的 32768 晶体振荡电路,其频率为 32768Hz,然后再 经过 15 分频电路可得到标准的 1Hz 的脉冲输出.R 的阻值,对于 TTL 门电路通常 在 0.72K 之间;对于 CMOS 门则常在 10100M 之间。 经分析，方案二石英晶体振荡电路能够作为最稳定的信号源。但综合各方面 考虑，本设计采用方案一进行设计。 3.2 分频器电路 通常，数字钟的振荡器输出频率较高，为了得到 1Hz 的秒信号输入，需要对 振荡器的输出信号进行分频。 分频器的功能主要有两个： 一是产生标准脉冲信号； 二是功能扩展电路所需的信号，如仿电台用的 1KHz 的高频信号和 500Hz 的低频 信号等. 本设计选用 3 片中规模集成电路计数器 74LS90 可以完成上述功能。因每片 为 1/10 分频，3 片级联则可获得所需要的频率信号，即第一片的 Q0 端输出频率 为 500Hz，第二片的 Q3 端输出频率为 10Hz，第三片的 Q3 端输出频率为 1Hz。 3.3 时间计数器电路 计数器是一种计算输入脉冲的时序逻辑网络， 被计数的输入信号就是时序网 络的时钟脉冲，它不仅可以计数而且还可以用来完成其他特定的逻辑功能，如测 量、定时控制、数字运算等等。 数字钟的计数电路是用两个六十进制计数电路和一个 24 进制计数电路实现 的。数字钟的计数电路的设计可以用反馈清零法。当计数器正常计数时，反馈门 不起作用，只有当进位脉冲到来时，反馈信号将计数电路清零，实现相应模的循 环计数。以六十进制为例，当计数器从 00，01，02，59 计数时，反馈门 不起作用，只有当第 60 个秒脉冲到来时，反馈信号随即将计数电路清零，实现 模为 60 的循环计数。 3.3.1 60 进制计数器 电路中，74LS92 作为十位计数器，在电路中采用六进制计数；74LS90 作为 个位计数器在电路中采用十进制计数。 74LS90 的 14 脚接振荡电路的输出脉冲 当 1Hz 时 74LS90 开始工作，它计时到 10 时向十位计数器 74LS92 进位。下面对电 路中所用的主要元件及功能介绍。 十进制计数器 74LS90 74LS90 是二五十进制计数器，它有两个时钟输入端 CKA 和 CKB。其中， CKA 和 Q 0 组成一位二进制计数器；CKB 和 Q 3Q 2Q1 组成五进制计数器；若将 Q 0 与 CKB 相连接，时钟脉冲从 CPA 输入，则构成了 8421BCD 码十进制计数器。74LS90 有两个清零端 R0（1） 、R0（2） ，两个置 9 端 R9（1）和 R9（2） ，其 BCD 码十进 制计数时序如表 1，二五混合进制计数时序如表 2，74LS90 的管脚图如下图。 表 1 BCD 码十进制计数时序 CK 0 1 2 3 4 5 6 7 8 9 QD QC QB QA 表 2 二五混合进制计数时序 CK 0 1 2 3 4 5 6 7 8 9 QA QB QC QD 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 0 0 1 0 0 1 1 0 0 0 1 1 0 0 1 0 1 0 0 1 0 1 0 异步计数器 74LS92 所谓异步计数器是指计数器内各触发器的时钟信号不是来自于同一外接输 入时钟信号，因而触发器不是同时翻转。这种计数器的计数速度慢。一异步计数 器 74LS92 是 二六十二进制计数器，即 CKA 和 Q 0 组成二进制计数器，CKB 和 Q 3Q 2Q1 在 74LS92 中为六进制计数器。当 CKB 和 Q 0 相连，时钟脉冲从 CKA 输 入，74LS92 构成十六进制计数器。74LS92 的管脚图如下图。 60 进制计数器电路仿真如下图： 3.3.2 24 进制计数器 设计方法与 60 进制计数器相同，采用 2 片 74LS90 即可以实现要求，基本电路如图所示： 电路仿真如下： 4.译码及驱动显示单元电路 4.译码及驱动显示单元电路 译码电路的功能是将“秒”、“分”、“时”计数器的输出代码进行翻译， 变成相应的数字。用于驱动 LED 七段数码管的译码器常用的有 74LS48。74LS48 是 BCD-7 段译码器/驱动器，其输出是 OC 门输出且低电平有效，专用于驱动 LED 七段显示数码管。若将“秒”、“分”、“时”计数器的每位输出分别接到相应 七段译码器的输入端，便可进行不同数字的显示。 以下为 74LS48 和七段显示数码管图示： 74LS48 七段显示数码管 5.校时电路 5.校时电路 方案一：通常，校正时间的方法是：首先截断正常的计数通路，然后再进行人工 出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端， 校正好 后，再转入正常计时状态即可。根据要求，数字钟应具有分校正和时校正功能， 因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号 可以随时切换的电路接入其中，并加入了 0.01uf 的电容来防抖动。即如图所示： 方案二：如图所示，直接在进位端加入一个开关脉冲，来实现校时。电路实现简 单，且不会影响整体电路的正常运行。 综合以上分析，本设计采用方案二来进行设计。 6.报时电路 6.报时电路 仿广播电台正点报时的功能要求是：每当数字钟计时快要到正点时，通常按 照 4 低音 1 高音的顺序发出间断声响，以最后一声高音结束的时刻为正点时刻。 。 方案一：采用仿广播台整点报时的功能：每当数字钟计时快要到正点时候发 出响声，通常按照四低音，一高音的顺序发出间断声，以最后一声高音结束的时 刻为正点时刻。4 低音（约 500Hz）分别发生在 59 分 51 秒、发生在 59 分 53 秒、 发生在 59 分 55 秒、发生在 59 分 57 秒、，最后一声高音（约 1KHz）发生在 59 分 59 秒，他们的持续时间均为一秒。 方案二：方案二与方案一实现功能基本一致，电路略有不同。 7.定时控制电路 7. 定时控制电路 数字钟在指定的时刻发出信号，或驱动音响电路“闹时” ；或对某装置的电源进 行接通或断开“控制” 。不管是闹时还是控制，都要求时间准确，即信号的开始 时刻与持续时间必须满足规定的要求。 在这里将举例来说明它的工作原理。要求上午 7 时 59 分发出闹时信号，持 续 1 分钟。设计如下： 7 时 59 分对应数字钟的时时个位计数器的状态为 (Q 3Q 2Q1Q 0) H 1 = 0111 ， 分十 位 计 数 器 的 状 态 为 (Q 3Q 2Q1Q 0) M 2 = 0101 ， 分 个 位 计 数 器 的 状 态 为 (Q 3Q 2Q1Q 0) M 1 = 1001 ，若将上述计数器输出为“1”的所有输出端经过与门电路 去控制音响电路，就可以使音响电路正好在 7 点 59 分响，持续 1 分钟后（即 8 点）停响。所以闹时控制信号 Z 的表达式为 Q 0 S 1 = 1 Z = (Q 2Q1Q 0) H 1 ? (Q 2Q 0) M 2 ? (Q 3Q 0) M 1 ? M 式中，M 为上午的信号输出，要求 M=1。 如果用与非门实现的逻辑表达式为： Z = (Q 2Q1Q 0) H 1 ? M ? (Q 2Q0) M 2 ? (Q 3Q 0) M 1 在该电路图中用到了 4 输入二与非门 74LS20，集电极开路的 2 输入四与非 门 74LS03，因 OC 门的输出端可以进行“线与” ，使用时在它们的输出端与电源 +5V 端之间应接一电阻 RL。RL 的值由下式决定： VCC ? VOH min VCC ? VOL max RL max = RL min = nIOH + mIIH IOL ? mIIL VOL max =0.4V, IIL =0.4mA, VOL min =2.4V, IIH =50uA, IOL =8mA, IOH =100Ua;m 为负载门 输入端总个数。 取 RL=3.3K。如果控制 1KHz 高音和驱动音响电路的两极与非门也采用 OC 门，则 RL 的值应该重新计算。 由电路图可以看见，上午 7 点 59 分，音响电路的晶体管导通，则扬声器发 出 1KHz 的声音。持续 1 分钟到 8 点整晶体管因为输入端为“0”而截止，电路停 闹。 8.完整电路 8. 完整电路 电路的工作原理：就是由脉冲发生器产生一个 1kHz 的方波脉冲，经过分频器分 频成为 1Hz 的脉冲，送入计数器计数，计数器由一个 24 进制计数器和 2 个 60 进制计数器组成。 定时控制电路和整点报时电路的输入信号都由计数器所产生的 计数脉冲决定。 9.调试 9. 调试 电路的调试主要用到了示波器等。电路的运行结果及调试的波形如下： 555 脉冲产生器波形图 调试中出现的故障：电路调试过程中，出现了很多细小的故障。比如元器件同名 导致仿真无法进行，元器件参数设置不当导致无法得出正确结果等。经过细心的 调整和反复的调试，最终得到了理想的结果。 10.电路特点及方案的优缺点 10.电路特点及方案的优缺点 电路特点就是总体设计不算复杂，结构比较简单，很多分电路的原理及连线都基 本一样。 电路实现起来也比较方便。 主要的缺点就是校时电路还有点遗留的问题， 即在校时过程中会产生干扰，使相对应的分和秒