上海第二工业大学VHDL复习题.doc

VHDL复习题选择题1. 进程中的信号赋值语句，其信号更新是_C_A. 按顺序完成B. 比变量更快完成C. 在进程的最后完成D. 都不对2. VHDL是一种结构化设计语言，一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_B_A. 器件外部特性B. 器件内部功能C. 器件的综合约束D. 器件的外部特性与内部功能3. 用VHDL编写的代码，以下几种说法错误的是_D_A. if属于顺序执行语句B. function只能有一个返回值C. 信号的event属性必须和某个测试条件关联，例如if(clkevent and clk=1)D. Variable和signal可以再同处声明，但作用不同。4. 对于VHDL下列说法错误的是_A_A.VHDL程序中是区分大小写的B一个完整的VHDL程序总是由库说明部分、实体和结构体等三部分构成。CVHDL程序中的实体部分是对元件和外部电路之间的接口进行的描述，可以看成是定义元件的引脚。D结构体是描述元件内部的结构和逻辑功能。5.对于状态机下列说法不正确的是_C_A.状态机由时序电路和组合电路组成。B米里（Mealy）型状态机和摩尔（Moore）的区别仅在于其组合电路有没有外部输入信号C状态机必须有复位信号输入，但可以没有时钟信号输入。D状态机的状态通常用自定义的枚举型信号（signal）表示一.根据给定的VHDL程序，画出全加器的结构化图，并标注型号u0_co,u0_s,u1_co的位置library ieee;use ieee.std_logic_1164.all;entity full_adder isport(a,b,cin:in std_logic;s,co:out std_logic);end full_adder;architecture full of full_adder iscomponent half_adder port(a,b:in std_logic;s,co:out std_logic);end component;signal u0_co,u0_s,u1_co:std_logic;beginu0:half_adder port map(a,b,u0_s,u0_co); u1:half_adder port map(u0_s,cin,s,u1_co);co=u0_co or u1_co;end full;答案：2.改错architecture one of sample isbeginvariable a,b,c,clock:std_logic;processBeginif not(clockevent and clock=1)x=a xor b or c; end if;end process;end;答案：architecture one of sample is signal a,b,c,clock:std_logic;beginprocess(a,b,c,clock)beginif not(clockevent and clock=1)x=a xor b or c; end if;end process;end one;代码设计1. 请用VHDL设计一个三输入或非门答案：library ieee;use ieee.std_logic_1164.all;entity northree isport(a,b,c:in bit; y:out bit);end entity;architecture one of northree isbeginy=not(a or b or c);end one;2. 设计一个能统计时钟上升沿和下降沿数目之和的电路答案：library ieee;use ieee.std_logic_1164.all;entity test isport(clock:in std_logic; sum:out integer range 0 to 255);end test;architecture one of test issignal s1,s2:integer range 0 to 255;beginprocess(clock)beginif(clockevent and clock =1)thens1=s1+1;elsif(clockevent and clock =0)then s2=s2+1; end if; end process; sum=s1+s2;end one;3.根据原理图写出完整相应的VHDL代码library ieee;use ieee.std_logic_1164.all;entity test isport(a,b,c:in