采用高速16位ADC及无线基站设计挑战.doc

此文档收集于网络，如有侵权，请联系网站删除采用高速16位ADC的无线基站设计挑战随着通信接收机灵活度越来越大，多标准/多运营商的无线电需要更宽的数字化带宽，因此单个频率信道上功率的降低和带内阻塞信号出现概率的增加进而要求具备更高的灵敏度。因此，数模转换器的噪声和失真效果十分关键。 本文将讨论把数模转换器集成在基站应用过程中所面临的性能方面的主要挑战，重点是转换器的驱动和记时。 如图1所示，某基站应用中的高灵敏度中频（IF）采样子系统通常包括一个高速ADC，一个精密时钟解决方案和一个数控可变增益放大器（DVGA），由自动增益控制（AGC）环路实现其增益控制。数控可变增益放大器同时作为ADC的缓冲/驱动接口和增益模块，用来消除输入信号较小时ADC噪声带来的影响。时钟解决方案提供了一种可以将数据转换为数字形式的低噪声采样时钟。图1带有通信接收机的中频采样子系统框图将DVGA和ADC进行级联时带来的诸多挑战需要认真对待以确保相关性能的实现。这些挑战包括：降低由DVGA引入的失真；确保由DVGA至ADC接口的信号完整性；降低所连接ADC输入端的切换噪声；降低DVGA噪声的影响；利用ADC的全输入动态范围。 前三个挑战与子系统的失真性能有关，并且限制了信号通道的无杂散动态范围（SFDR）。DVGA的谐波失真，由ADC输入切换引入的信号独立充电反冲，接口阻抗不匹配和信号反射等都会导致频谱中出现虚假信息，进而干扰有用频段。 后两个挑战与子系统的信噪比（SNR）性能密切相关。由于DVGA噪声降解和转换器全输入范围无法充分利用而引入过量噪声将直接损失SNR，造成功率的浪费。以上几种挑战相互依存，各有折衷。 这些挑战大多可以利用一个高性能DVGA来解决，并可以在DVGA和ADC之间插入一个阻抗匹配的差分高阶带通滤波器，从而对DVGA加以补偿。滤波器抑制了DVGA的谐波失真，限制了DVGA的噪声带宽，很大程度减小了ADC接口上与阻抗有关的信号完整性问题。 不幸的是，阻抗匹配的高阶滤波器在实践中往往具有较高的插入损失，并且对于元件不匹配和PCB寄生干扰较为敏感。滤波器阶数与损失之间的关系在DVGA和ADC接口的设计中是一个重要的权衡指标。当信号接近DVGA功率轨道时，提高DVGA的输出信号摆动将会降低DVGA的谐波失真和三阶输出交调截取点OIP3。另外，带通滤波器的谐振特性不能有效地抑制来自于典型流水线ADC输入切换信号相关脉冲式的充电反冲，而这种流水线ADC对于大幅度信号十分重要。 这样一种滤波器接口解决方案在新型的 SP16160CH1RB子系统设计板中以不对称T匹配带通滤波器的形式呈现。如图2所示，该滤波器提供了四阶高频衰减以实现40 dB二级谐波（H2）衰减，在普通中频IF频带内的通带波纹小于0.5 dB。LC T匹配提供了阻抗转换功能，可以实现较小的通带衰减，并保持DVGA输入源电阻和负载电阻之间的阻抗匹配。 这种结构只需要将电容元件和多数串联电感进行并联，因此对于PCB寄生干扰极不敏感，并且能够真正付诸实践。通过在滤波器LC库中对于电容的经验性选择，可以缓解ADC的充电反冲，而滤波器LC库则同时具备差分和普通模式两种排列分布。在本设计方案中，通过源电阻阻值的降低，通带衰减由5 dB缩小至0 dB。衰减性能改进的同时无法实现完美的阻抗匹配，但却使DVGA能够得到较小输出幅度的ADC全范围参考值。 图2 DVGA和ADC之间的带通滤波器接口对于较大的输入信号而言，ADC输入时钟的质量对于限制系统实现信噪比SNR十分关键。时钟的边缘抖动会影响ADC的定期采样时间，并增加信号噪声。公式（1）给出了在出现抖动的情况下可以实现的最大信噪比，fin是输入信号频率，sJ是rms抖动，a是以最大电平基准分贝dBFS为测量单位的输入信号幅度，这样即使较小的信号幅度也能出现较大的负值。该公式有三个要点：一是相比更高的频率，抖动更能降低信噪比SNR；二是信号越大，抖动对于信噪比SNR的限制影响越明显；三是可以通过降低整体抖动来提供信噪比SNR。 以上这些结果对于基站接收器应用十分关键，采用中频IF采样接收机获得的中频IF较高，范围一般是100250 MHz。虽然有用频率信道中的功率可能很小，但是接收路径中的ADC仍然必须将大范围的阻塞信号进行数字化处理，因此对于灵敏度的要求很高。如公式1所示，这些应用中的高输入频率和大范围阻塞信号加重了时钟的抖动效果。 为了减小时钟的整体抖动，必须了解时钟噪声的频谱内容和待降低相位噪声的目标特定频谱区域。“近载波”相位噪声一般是带宽由时钟基音向外延伸20MHz的变频噪声，并且会受到时钟电路环路特性的严重影响，该时钟电路用于产生时钟。 SP16160CH1RB子系统板由两个区域的相位噪声组成。低近载波相位噪声由LMK04031B精确时钟发生器连同Crystek参考晶振和VCXO共同产生。LMK04031B的级联锁相环PLL结构提供了两个阶段的抖动清除步骤。第一阶段采用超窄锁相环PLL环路带宽降低参考时钟噪声，第二阶段利用内部低噪声VCO和高速相/频检测器进一步降低近载波噪声的上带。LMK04031B时钟解决方案还提供了61.44 MHz的参考时钟频率以产生153.6 MHz的ADC时钟。对于每20 MHz载波，生成的CMOS时钟的近载波均方根rms抖动小于200 fs。 由于噪声的宽带特性，时钟宽带噪声会带来不少麻烦。对于带有超陡采样边缘时钟的ADC，时钟信号带宽必须很大，这将导致宽带噪声耦合至信号本身，并反馈回Nyquist区域，从而降低系统信噪比SNR。降低时钟输入或者时钟信号本身的带宽以减小噪声的带宽是不可取的方法。它将使得电路对于调幅AM至调相PM的噪声转换更加敏感。 图3提供了一种有效的宽带噪音消除解决方案。LMK04031B的时钟由Vectron SAW进行窄带过滤以净化时钟频谱内容并降低宽带噪声。 图3低抖动时钟解决方案SP16160CH1RB子系统设计方案采用中频IF为192 MHz，带宽为20 MHz的输入信号，采样率为153.6 MSPS。面对基站应用中连接高速数据转换器的挑战，该子系统设计方案对于小于-10 dBFS的单音信号实现了优于73.5 dBFS的SNR和超过93 dBFS的SFDR，对于-1 dBFS的声音信号实现了70.7 dBFS的SNR和超过80 dBFS的SFDR。对于1 MHz频谱扩展，峰峰幅度为-1 dBFS的复合信号，带内三阶调制产品的双音测试结果小于-85 dBFS。 在无线基站应用中采用16位ADC进行驱动和时钟