数字秒表设计.doc

数字秒表一、设计思路：该秒表由6位七段LED显示器显示，从左到右依次是分的左右位（minl、minr），秒的左右位（secl、secr）,毫秒的左右位（sec01l,sec01r）,其中显示分辩率为0.01 s，计时范围是059分59秒99毫秒。具有清零、启动计时、停止计时等控制功能。控制开关为两个：启动（继续）/暂停记时开关和复位开关。计时信号为时钟信号，精度为0.01s。因此，输入端有三个分别为时钟输入端clk，启/停输入端en,清零输入端reset,输出端有六个分别为分的十位个位，秒的十位个位，毫秒的十位个位，输出给六个七段LED数码管。该系统可以分为两个模块计时模块和显示模块。计时模块执行计时功能，经计数器累加计数，形成六十进制的计数器和一百进制的计数器。显示模块的作用是将计时值在LED数码管上显示出来。计时电路产生的值经过BCD七段译码后，驱动LED数码管。二、各模块原理图秒表显示模块计时器模块顶层设计实体原理图三、各模块源程序-计时器模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity miaobiao isport(clk,en,reset:in std_logic; -时钟频率要求100Hz sec01l,sec01r:out integer range 0 to 9; -0.01秒的左右显示位 secl,secr:out integer range 0 to 9; -秒的左右显示位 minl,minr:out integer range 0 to 9); - 分的左右显示位end entity miaobiao;architecture art of miaobiao is signal sec01t:integer range 0 to 99; signal sect: integer range 0 to 59; signal mint: integer range 0 to 59;begin process(clk,en,reset) is beginif(reset=1) then sec01t=0; sect=0;mint=0;elsif(clkevent and clk=1) then if(en=1) then if(sect=59 and sec01t=99) then sec01t=0; sect=0; mint=mint+1; elsif(sec01t=99) then sec01t=0; sect=sect+1; mint=mint; else sec01t=sec01t+1; sect=sect; mint=mint; end if; end if; end if;end process;sec01l=sec01t/10;sec01r=sec01t rem 10;secl=sect/10;secr=sect rem 10;minl=mint/10;minrdisplayodisplayodisplayodisplayodisplayodisplayodisplayodisplayodisplayodisplayodisplayoclk,en=en,reset=reset, sec01l=sec01l,sec01r=sec01r,secl=secl,secr=secr, minl=minl,minr=minr);a1:display port map(clk,sec01l,displaysec01l);a2:display port map(clk,sec01r,displaysec01r);a3:display port map(clk,secl,displaysecl);a4:display port map(clk,secr,displaysecr);a5:display port map(clk,minl,displayminl);a6:display port map(clk,minr,displayminr);end architecture art;四、时序仿真图计时模块时序仿真图顶层实体模块时序仿真图五、心得体会开始做设计时总是会犯一些错误，经过不停的改错不停的编译才能得到正确的程序。在编程时，我充分使用了结构化的思想，这样程序检查起来也比较方便，调试时也给了我很大方便，只要一个模块一个模块的进行调就可以了，充分体现了结构化编程的优势。在设计中要求我要有耐心和毅力，还要细心，稍有不慎，