杭电时序仿真与硬件实现PPT课件

1 第4章 时序仿真与硬件实现 2 4 1Verilog程序输入与仿真测试 4 1 1编辑和输入设计文件 任何一项EDA设计都是一项工程 都必须首先为此工程建立一个放置与此工程相关的所有设计文件的文件夹 不同的设计项目最好放在不同的文件夹中 而同一工程的所有文件都放在同一文件夹中 3 4 1Verilog程序输入与仿真测试 4 1 2创建工程 EDAdesignentry synthesistool用于选择输入的HDL类型和综合工具 EDAsimulationtool用于仿真工具 EDAtiminganalysistool用于选择时序分析工具 这是除QuartusII自含的所有设计工具以外的第三方的工具 因此 如果都不作选择 则默认选择QuartusII自含的EDA设计工具 4 4 1Verilog程序输入与仿真测试 4 1 3全程编译前约束项目设置 1 选择FPGA目标芯片 2 选择配置器件的工作方式 3 选择配置器件和编程方式 4 选择目标器件引脚端口状态 5 对双功能引脚进行设置 5 4 1Verilog程序输入与仿真测试 4 1 4全程综合与编译 QuartusII编译器是由一系列处理工具模块构成的 这些模块负责对设计项目的检错 逻辑综合 结构综合 输出结构的编辑配置 以及时序分析等 在这一过程中 将设计项目适配到FPGA CPLD目标器件中 同时产生多种用途的输出文件 如功能和时序信息文件 器件编程的目标文件等 编译器首先检查出工程设计文件中可能的错误信息 以供设计者排除 然后产生一个结构化的以网表文件表达的文件 编译前首先选择Processing StartCompilation 6 4 1Verilog程序输入与仿真测试 4 1 5时序仿真 打开波形编辑器 File New VectorWaveformFile Zoom FitinWindow 7 4 1Verilog程序输入与仿真测试 4 1 5时序仿真 设置仿真时间区域 波形文件存盘 Edit EndTime 8 4 1Verilog程序输入与仿真测试 4 1 5时序仿真 将工程MULT4B的端口信号节点选入波形编辑器中 9 4 1Verilog程序输入与仿真测试 4 1 5时序仿真 总线数据格式设置和参数设置 10 4 1Verilog程序输入与仿真测试 4 1 5时序仿真 编辑输入波形数据 输入激励信号 11 4 1Verilog程序输入与仿真测试 4 1 5时序仿真 仿真器参数设置 启动仿真器 观察仿真结果 Assignment Settings Simulationmode Timing Simulationperiod Runsimulationuntilallvectorstimuliareused Processing StartSimulation 启动仿真 直到出现Simulationwassuccessful 仿真波形文件SimulationReport通常会自动弹出 注意QuartusII的仿真波形文件中 波形编辑文件 vwf 与波形仿真报告文件 SimulationReport 是分开的 故有利于QuartusII从外部获得独立的仿真激励文件 12 4 1 6RTL图观察器应用 选择Tools NetlistViewers命令 在出现的下拉菜单中有三个选项 RTLViewer 即HDL的RTL级图形观察器 TechnologyMapViewer 即HDL对应的FPGA底层门级布局观察器 StateMachineViewer 即HDL对应的状态图观察器 选择第一项 可以打开工程的RTL电路图 再双击图形中有关模块 或选择左侧各项 还可逐层了解各层次的电路结构 13 4 2引脚锁定与硬件测试 4 2 1引脚锁定 Assignments AssignmentEditor Locations To 程序中的端口 Location 板子上的引脚 比如PIN 23 14 4 2引脚锁定与硬件测试 4 2 1引脚锁定 To New NodeFinder 存储引脚锁定的信息后 必须再编译一次 启动StartCompilation 15 4 2引脚锁定与硬件测试 4 2 2编译文件下载 1 打开编程窗和配置文件 将编译产生的SOF格式配置文件下载到FPGA中 安装驱动程序 发现硬件设备 16 4 2引脚锁定与硬件测试 4 2 2编译文件下载 2 设置编程器 3 硬件测试 17 4 2引脚锁定与硬件测试 4 2 3AS直接编程模式为了使FPGA在上电启动后仍然保持原有的配置文件 并能正常工作 必须将配置文件烧写进专用的Flash配置芯片EPCSx中 EPCSx是CycloneI II III等系列器件的专用配置器件 Flash存储结构 编程周期一般10万次 编程模式为ActiveSerial AS 模式 编程接口为ByteBlasterMV或ByteBlasterII或USB Blaster 18 4 2 4JTAG间接编程模式 1 将SOF文件转化为JTAG间接配置文件 由于AS直接模式下载涉及复杂的保护电路 为了能可靠地下载 可利用JTAG口对EPCS器件进行间接编程的方法 具体方法使首先将SOF文件转化为JTAG间接编程文件 再通过FPGA的JTAG口 将此文件载入FPGA中 并利用FPGA中载有的对EPCS器件配置的电路结构 向该器件编程 File ConvertProgrammingFiles Programmingfiletype选择JTAGindirectConfigurationFile 后缀 jic Configuraitondevice选择编程器件型号 Filename输入输出文件名 Inputfilestoconvert FlashLoader AddDevice 19 4 2引脚锁定与硬件测试 4 2 4JTAG间接编程模式 1 将SOF文件转化为JTAG间接配置文件 SelectDevice选定目标器件的系列和器件 Inputfilestoconvert SOFData AddFile 选择SOF文件 OK Properties Compression OK Generate 20 4 2引脚锁定与硬件测试 4 2 4JTAG间接编程模式 2 下载JTAG间接配置文件 4 2 5USB Blaster驱动程序安装方法 Tool Programmer JTAG模式 加入JTAG间接配置文件 jic文件 Start进行编程下载 为了证实下载后系统是否能正常工作 在下载完成后 必须先关闭系统电源 然后再打开电源 以便启动EPCS器件对FPGA的配置 最后测试观察工作情况 D altera quartus90 drivers use blaster 21 4 3电路原理图设计流程 1 为本项工程设计建立文件夹 2 建立原理图文件工程和仿真 1 打开原理图编辑窗 2 建立一个初始原理图 22 4 3电路原理图设计流程 2 建立一个初始原理图 3 原理图文件存盘 23 4 3电路原理图设计流程 4 创建原理图文件为顶层设计的工程 6 测试半加器 5 绘制半加器原理图 24 4 3电路原理图设计流程 3 将设计项目设置成可调用的元件 4 设计全加器顶层文件 25 4 3电路原理图设计流程 5 对设计项目进行时序仿真 6 硬件测试 26 4 5利用属性表述实现引脚锁定 第一 必须对应确定的目标器件 且本书中出现的属性语句仅适用于QuartusII 第二 只能在顶层设计文件中定义 此文件编译后 可通过以上介绍的选择Assignments Pins命令来查看 单个端口的锁定 27 4 6keep属性应用 有时设计者希望在不增加与设计无关的信号连线的条件下 在仿真中也能详细了解定义在模块内部的某数据通道上的信号变化情况 但往往由于此信号是模块内部临时性信号或数据通道 在经逻辑综合和优化后被精简掉并除名了 于是在仿真信号中便无法找到此信号 也就无法再仿真波形中观察到此信号 为解决这个问题 可以使用keep属性 通过对关心的信号定义keep属性 告诉综合器把此信号保护起来 不要删除或优化掉 从而使此信号能够完整地出现在仿真信号中 28 4 6keep属性应用 29 4 7SignalProbe使用方法 在对FPGA开发项目的硬件测试过程中 为了了解某项设计内部的某个或某些信号 通常的方法使增加一些外部引出端口 将这些内部信号引导外部以利测试 待测试结束后再删去这些引脚设置 然而此类方法的缺点是 当引出仅用于测试的引脚时已改变了原设计的布线布局 导致删去这些引脚后的系统功能未必能还原到原来的功能结构 为此 可以利用QuartusII的SignalProbe信号探测功能 它能在不改变原设计布局的条件下利用FPGA内空闲的连线和端口将用户需要的内部信号引出FPGA 30 4 7SignalProbe使用方法 这个功能与使用keep属性不同 使用keep属性仅仅是告诉综合器不要把某信号优化掉 以便在仿真文件中能调出来观察 而SignalProbe探测功能的使用是将不属于端口的 指定的内部信号引到器件外部 以便测试 当然有时也必须与keep属性的应用联合起来 使得SignalProbe能在器件端口实测到内部某些有可能被优化掉的信号 31 4 7SignalProbe使用方法 1 按常规流程完成设计仿真和硬件测试 2 设置SignalProbePinsTools SignalProbePins 芯片引脚选项 Pinname Source Add 3 编译SignalProbePins测试信息并下载测试Processing Start StartSignaProbeCompilation 编译成功后即下载设计文件于F