微机原理及其应用第2章ppt课件

第2章8086微处理器 主要内容 2 18086的内部结构2 28086的引线2 38086操作和时序2 48086存储器组织2 580286 Pentuum简介第二章小结第二章习题 学习目的 通过对本章的学习 您应该能够达到下列要求 描述8086的编程结构说明8086CPU的工作特点了解8086CPU的引线分析8086CPU基本总线周期时序 重点 8086CPU的编程结构 总线接口单元和执行单元的动作管理8086CPU的引线8086CPU基本总线周期各个T状态的作用存储器与I O接口的读写时序难点8086的寄存器结构以及时序 2 18086的内部结构 概述8086内部寄存器 为16位 1 8086有16位数据据线 与地址线A0 A15兼用 20位数据线 寻址空间达到1MB 2 8088有8位数据线 与地址线A0 A7兼用 引脚28 34信号 功能与8086稍有不同 2 1 18086的内部结构 8086CPU内部结构分成两部分 总线接口部件BIU 总线接口单元BIU 负责控制存贮器读写 执行部件EU 执行单元EU从指令队列中取出指令并执行 特点 取指部分和执行指令部分分开进行 提高了速度 外部总线 内部暂存器 IP ES SS DS CS 输入 输出控制电路 执行部分控制电路 123456 ALU 标志寄存器 AHAL BHBL CHCL DHDL SP BP SI DI 通用寄存器 地址加法器 指令队列缓冲器 执行部件 EU 总线接口部件 BIU 16位 20位 16位 8位 执行部件 总线接口部件 2 1 2 总线接口单元BIU BusInterfaceUnit 总线接口单元 控制存储器IO与CPU的信息传送 1 四个段寄存器 CS DS SS SS 由于8086访问内存要20位地址 MB 而执行单元EU中所有寄存器和数据通道均为16位 只能提供16位地址 由四个段寄存器的某个段地址或地址偏移 通过地址加法器 形成20位物理地址 执行单元中各寄存器均为16位 只能寻址 64K字节 利用段寄存器 可以扩大寻址空间为 1MB 段寄存器为信息按特征分段存贮带来方便 存储器可以划分为 程序区 数据区 堆栈区CS 16位的代码段寄存器 管理程序段DS 16位的数据段寄存器 管理数据段 ES 16位的扩展段 附加段 寄存器 管理扩展段 SS 16位的堆栈段寄存器 管理堆栈段 2 16位的指令指针寄存器IP IP中的内容是下一条指令对现行代码段基地址的偏移量 与段寄存器CS的内容相加 形成取指令的物理地址 3 20位地址加法器例 CS A000H 代码段可寻址的空间 CS左移四位 A0000HIP的内容 0000H FFFFH物理地址 A0000H AFFFFH 4 6字节的指令队列 指令队列共六字节 总线接口部件BIU从内存取指令 取来的总是放在指令队列中执行部件EU从指令队列取指令 并执行8086执行转移指令时 指令队列怎样变化 2 1 3 执行部件EU ExcutionUnit 1 四个16位数1据寄存器 AX BX CX DX 每个16位寄存器可作8位寄存器 16位8位8位AX AHALBX BHBLCX CHCLDX DHDL 2 四个专用寄存器二个指针寄存器SP 堆栈指针 其内容与堆栈段寄存器SS的内容相加 提供堆栈操作地址 BP 基址指针 构成段内偏移地址的一部分 二个变址寄存器 SI SourceIndex SI含有源地址意思 产生有效地址或实际地址的偏移量 DI DestinationIndex DI含有目的意思 产生有效地址或实际地址的偏移量 3 算术逻辑单元ALU 主要是加法器 大部分指令的执行由加法器完成 4 标志寄存器 16位字利用了9位 标志分两类 状态标志 6位 反映刚刚完成的操作结果情况 控制标志 3位 在某些指令操作中起控制作用 进位标志CF 运算结果有进位 CF 1 否则CF 0 奇偶校验标志PF 辅助进位标志AF 零标志ZF 结果为零 ZF 1 否则CF 0 符号标志SF 与运算结果的最高位相同 溢出标志OF 跟踪标志TF CPU按跟踪方式执行指令 中断允许标志IF IF 1 允许可屏蔽中断 方向标志DF 标志位 控制位 例1 将两数相加 即01001100加01100101 CF PF AF ZF SF OF各为何值 01001100 0110010110110001CF 0 PF 1 AF 1 ZF 0 SF 1 OF 1 2 1 4 总线接口单元和执行单元的动作管理1 当8086的指令队列有两个空字节 BIU自动取指令到指令队列中 2 执行部件EU准备执行一条指令时 它从BIU的指令队列取指令 然后执行 特别的 当指令要求访问存贮器或I O口时 执行单元EU向总线接口单元BIU发出请求 由BIU通过总线获取存储数据 3 指令队列已满 BIU与EU又无总线请求时 总线接口部件进入空闲状态 4 执行转移指令 调用指令 返回指令时 BIU自动清除指令队列 然后从新地址取指令 并立即送给EU 然后再从新单元开始 从新填满队列机构 传统的计算机的工作 2 1 2存储器结构 一 存储器的分段8086 20条地址线 直接访问1MB的存储空间 物理地址为 00000H FFFFFH 20M 000000段000101段 段的分配 存储器 0150H 1CD0H 4200H B000H 64K代码 64K堆栈 64K数据 64K附加 CSSSDSES 0150 0000H0150 FFFFH 二 物理地址的产生 16d 段地址 偏移地址 物理地址 偏移地址 16位 段基地址 16位 20位物理地址 0000 16d 段地址 偏移地址 物理地址例1 DS 1000H IP 501AH10000 501A1501A1501AH单元的内容为20H 例2 CS 2000H 最大寻址空间可达多少 CS左移四位 200000HIP的内容 0000 FFFFH2000020000 0000 FFFF200002FFFF物理地址 20000H 2FFFFH64K 例3 将两数相加 即01001100加01100101 CF PF AF ZF SF OF各为何值 01001100 0110010110110001CF 0 PF 1 AF 1 ZF 0 SF 1 OF 1 2 1 4 8086的总线概念 时钟周期 CPU的基本时间单位 T状态 一个基本时钟周期又称T状态 基本总线周期 4个T状态T1状态 A19 A0上是地址信息 出现ALE信号后 将地址锁存到地址锁存器 8282 T2状态 地址信息消失 A19 A16从地址信息变为状态信息S6 S3 T3状态 AD0 AD15上出现数据 TW状态 若存储器式外设的工作速度较慢 不能满足基本时序要求 使用一个产生READY的电路 以使在T3状态之后 插入一个等待周期TW T4状态 结束一个总线周期 2 28086的引线 2 28086的引线 2 2 1 概念 最小模式 系统中只有8086一个微处理器 所有的总线控制信号均为8086产生 系统中的总线控制逻辑电路 减少到最少 最大模式 用于大型 中型 8086 8088系统中 系统总是包含有两个或多个微处理器 其中一个主处理器就是8086或8088 其它的处理器称协处理器 协助主处理器工作 协处理器 数值运算协处理器8087 由硬件实现高精度整数浮点段运算 输入输出协处理器8089 相当两个DMA通道的处理器 增加协处理器 不再占用8086时间 大大提高系统的运算速度效率 非屏蔽中断 可屏蔽中断 最小最大模式控制MN MX 1 最小模式MN MX 0 最大模式 读信号 总线保持请求信号 总线保持相应信号 写信号 存储器 IO控制信号M IO 1 选中存储器M IO 0 选中IO接口 数据发送 接收信号DT R 1 发送DT R 0 接收 数据允许信号 地址允许信号 中断相应信号 测试信号 执行WAIT指令 CPU处于空转等待 TEST有效时 结束等待状态 准备好信号 表示内存或I O设备准备好 可以进行数据传输 复位信号 2 2 2 8086引线 1 MN MX 最小 最大模式控制 输入 33脚 接 5V 最小模式 接地 最大模式 2 VCC 40脚 5伏电源引出脚GND 1 20脚 接地引出脚 3 AD15 AD0 第2 16 39脚 双向 三态 地址 数据线 分时复用 T1状态 AD15 AD0为地址信号 T2 T3 TW T4状态 数据信号 4 A19 S6 A16 S3 输出 三态 35 38 地址 状态信号 T1状态 A19 A16为地址的高四位 T2 T3 TW T4状态 为状态信号 S6 0 8086CPU连在总线上 S5 中断允许标志设置 S5 0 允许可屏蔽中断请求S5 1 禁止可屏蔽中断请求 5 BHE S7 输出 三态 34 T1状态 D15 D8有效 T2 T3 TW T4 为S7信号 在8086中无意义 BHE和A0区分数据格式 BHEA0操作数据引脚00从偶地址写一个字AD15 AD010从偶地址读 写一个字节AD7 AD001从奇地址读 写一个字节AD15 AD80110 从奇地址读 写一个字AD15 AD0 6 NMI 非屏蔽中断 输入 17脚 不受中断允许标志IF的影响 不能用软件进行屏蔽 7 INTR可屏蔽中断请求 输入 18脚 若IF 1 CPU将响应中断请求 8 RD读信号 输出 32脚 将对内存或I O端口进行操作 9 CLK时钟 输入 19脚 要求频率为 8086 2 8MHZ 10 TEST 测试信号 输入 第23脚 执行WAIT指令 CPU处于空转等待 当TEST有效时 结束等待状态 11 RESET 复位信号 输入 21脚 标志寄存器 IP CS ES SS DS和指令队列清零 CS置为FFFFH 12 READY 准备好信号 输入 22脚 表示内存或I O设备准备好 可以进行数据传输 CPU的启动状态 1 系统开机时 送一个脉冲到复位线 2 按下RESET键 送一个脉冲到复位线CPU启动后 标志寄存器 IP CS ES SS DS和指令队列清零CS置为FFFFH 2 2 3 最小组态 最小模式 当引脚33 MN MX 接口VCC时 24 31引线的功能 1 INTA 24 中断响应信号2 ALE 25 地址锁存允许信号 3 DEN 26 数据允许信号 输出 三态 4 DT R 27 输出 三态DT R 1 数据发送 DT R 0 数据接收 5 M IO 28脚 输出 三态M IO 1 对存储器访问 M IO 0 对I O口访问 6 WR 输出 29脚 写信号WR 0有效 CPU正在对内存或I O设备进行写操作 7 HOLD 输入31脚 总线保持请求信号 HOLD 总线请求信号8 HLDA 总线保持响应信号 8086在最小模式下的典型配置 1 MN MX接 5V 2 一片8284 作为时钟发生器 3 三片8282或74LS373 作地址锁存器 4 二片8286 8287 作总线驱动器 图2 48086在最小模式下的典型配置 图2 58282锁存器与8086的连接 8282锁存器 Fig2 6 8286与8088的连接 Fig2 5 8282锁存器与8086的连接 Fig2 48086在最小模式下的典型配置 2 2 4 最大模式 MN MX 33 引线接地时 处于最大组态 1 QS1 QS2 25 24 队列状态信号 00无操作01取走指令队列第一个字节10队列空11取走指令队列后续字节代码 2 S2 S1 S0 输出 28 27 26 000中断响应001读I O口010写I O口011暂存100取指令101读存储器110写存储器111无源状态 3 RQ GT1 RQ GT0 双向 引脚30 31 请求 允许信号可供CPU以外的两个处理器发总线请求 允许信号 RQ GT0优先级比RQ GT1更高 4 LOCK 输出 三态 29 总线锁定信号 由指令的前缀产生 最大模式为多处理器系统 共用一条外部总线 需要增加总线控制器 来完成多处理器的分时控制 8086在最大模式下的典型配置 1 MN MX接地 2 一片8284 作系统时钟3 三片8282或74LS373 作锁存器4 二片8286 8287 作数据收发器5 一片8288 作总线控制器6 一片8259 图2 88086在最大模式下的典型配置 Fig2 8 8086在最大模式下的典型配置 最大模式与最小模式的差别 最小模式 MN MX接 5V 只有8086一个CPU 控制信号由CPU产生最大模式MN MX接地 除8086一个主CPU外 还有一个以上协处理器 需要总线控制器来变换和组合控制信号 Fig2 9 8288总线控制器的连接 2 38086的操作和时序 2 38086的操作和时序 主要操作 系统复位与启动 暂停 总线操作 中断操作 最小模式下的总线保持 最大模式下的总线请求 允许 2 3 1 系统复位与启动 通过RETSET引腿上的触发信号来执行 标志寄存器 清零指令指针 IP 0000HCS FFFFHDS ES SS 0000H指令队列 空其它寄存器 0000H 复位后 第一条指令的地址 CS左移四位为FFFFOH物理地址为FFFF0 OOOOH IP中 FFFFOH一般在FFFFFO中 存放一条段交叉直接JMP指令 转移到系统程序实际开始处 一 最小方式下的总线读操作 若使用了发送接受片子8286 则还应有控制信号DT R 和DEN 1 存贮器读周期发送接收信号DT R为低 读 在T1 T4状态有效 T1状态 A19 A0上是地址信息 出现ALE信号后 将地址锁存到地址锁存器 8282 2 3 2 总线操作 T2状态 地址信息消失 A19 A16从地址信息变为状态信息S6 S3 数据允许信号DEN在T2状态有效 T3状态 AD0 AD15上出现数据 RD信号有效 RD 0 TW状态 特别地 若存储器式外设的工作速度较慢 不能满足基本时序要求 使用一个产生READY的电路 以使在T3状态之后 插入一个等待周期TW T4状态 CPU采样数据 结束一个总线周期 RD 存贮器读周期 二 最小模式下的总线写操作 T1状态 A19 A0上是地址信息 出现ALE信号后 将地址锁存到地址锁存器 8282 T2状态 地址信息消失 A19 A16从地址信息变为状态信息S6 S3 T3状态 AD0 AD15上出现数据 WR信号有效 WR 0 TW状态 若存储器式外设的工作速度较慢 不能满足基本时序要求 使用一个产生READY的电路 以使在T3状态之后 插入一个等待周期TW T4状态 CPU认为数据已写入存储器或IO端口 结束一个总线周期 Fig2 12 最小模式下的总线写操作 RD 三 最大模式下的总线读操作 读信号RD 低电平有效 总线控制器由S2 S1 S0产生 存储器读信号MRDC 低电平 输入 输出读信号IORC 低电平 T1状态 A19 A0上是地址信息 总线控制器输出ALE信号后 将地址锁存到地址锁存器 8282 T2状态 地址信息消失 CPU输出状态信息S2 S0 总线控制器输出DEN MRDC或IORC T3状态 AD0 AD15上出现数据 S2 S1 S0为高电平 总线进入无源状态 T4状态 CPU采样数据 结束一个总线周期 图2 13 最大模式下的总线读操作时序 Fig2 13 最大模式下的读操作 2 3 3中断操作和中断系统 一 8086中断的分类中断系统 处理256种中断 一个中断对应一个类型码 类型码为0 255 两类 软件中断 硬件中断非屛蔽中断 由NMI引入可非屛蔽中断 由INTR引入 硬件中断 F2 15 8086中断的分类 二 中断向量和中断向量表256个类型的中断源 每个类型存放一个中断向量 一个中断向量由四个字节组成 2个高地址字节 存放中断服务程序的代码段的段值 2个低地址字节 存放中断服务程序的偏移地址 中断向量表放在内存的0段0单元开始的单元 CS的值 n 4 2IP的值 n 4例 类型号为20H的中断向量放在0000 0080H开始的4个单元中 0000 0800 10203040 CS 4030HIP 2010H 20H号中断向量为 4030 2010H 中断向量表 256个中断 5个专用中断保留中断 27个 共用户定义的中断 224个 例如 21H为DOS系统调用 INT21H 09功能 显示字符串 三 硬件中断 NMI引入非屏蔽中断INTR引入可屏蔽中断1 NMI非屏蔽中断 CPU立即响应优先级最高处理重大事故非屏蔽中断类型号为 02H 2 可屏蔽中断 1 可屏蔽中断 由外设发出的中断由INTR引入 当IF 1时 CPU将响应这一中断请求 IF的清除与设置 可由指令完成 多个中断 中断的优先级怎样管理 四 硬件中断响应过程 1 可屏蔽中断的响应过程 1 读中断类型码 2 将标志寄存器的值推入堆栈 3 清中断允许标志IF和单步中断TF 4 保护断点 将CS IP推入堆栈 5 得到中断向量 6 执行中断服务程序2 非屏蔽中断特点 Fig2 17 8086对中断的响应 3 硬件中断响应周期时序 INTR为高电平时 向CPU发出中断请求 标志位IF 1 开中断 CPU就会响应中断 中断响应要用两个总线周期 第一个中断响应周期T1状态 AD15 AD0浮空 IF 1 T2 T3状态 给出中断响应信号INTA 第二个中断响应周期 被响应的外设数据线送一个字节的中断矢量类型 CPU读入后 从中断矢量表上找到服务程序的入口地址 Fig2 198086的中断响应总线周期 2 3 4 最小模式下的总线保持 系统有多个总线主模块 CPU以外的其他总线主模块为了获得对总线的控制 需向CPU发出使用总线的请求 CPU如果同意让出总线 要向其他总线主模块发出应答信号 HOLD 总线保持请求信号HLDA 总线保持回答信号 2 3 5 最大模式下的总线保持 总线请求 总线允许信号 双向RQ GT0RQ GT1 2 48086的存储器组织与I O组织 2 48086存储器组织与I O组织 8086 20条地址线 直接访问1MB的存储空间 物理地址为 00000H FFFFFH 20M 一 8086的存储器组织000000段000101段 段的分配 存储器 0150H 1CDOH 4200H B000H 64K代码 64K堆栈 64K数据 64K附加 CSSSDSES 二 物理地址的产生 16d 段地址 偏移地址 物理地址例 DS 1000H 10000 501A1501A1501AH单元的内容为20H 20H 12H 1501AH 三 8086CPU的存储器接口 1MB空间分为两个512KB的存储体 偶地址存储体 连接D7 D0 A0 0时选通 奇地址存储体 连接D15 D8 BHE 0时选通 8086可以传送一个字节 也可以传送二个字节 四 8086的I O组织 8086允许64K 65535个 个I O端口 两个相邻8位端口可组合成一个16位端口 CPU执行访问I O端口的指令时 产生有效的RD信号或WR信号 同时 M IO 0 通过外部电路组合成对I O端口的读写信号 2 580286 80486微处理器 2 5 180286微处理器 80286就是增强型16位微处理器 而386及486是32位微处理器 80286与8086向上兼容 它主要是为满足多用户和多任务系统的需要而设计的 内部设有存储管理部件和存储保护机构 能使用四个特权层支技操作系统与任务的分离 而且能支持程序和数据的保密 一 80286内部结构 80286芯片内部只包含CPU和内存管理部指令部件 IU 总线部件 BU 地址部件 AU 和执行部件 EU 它把8086中的总线接口部件分成了总线部件 地址部件和指令部件三部分 这样可增加它们的并行操作程度 有效地加快系统的处理速度 二 80286的特点68脚 独立的24条地址线 16条数据线 具有16位系统总线 内部完成16位的运算 仍属于典型的16位微处理器 80286具有很大的存储空间 能支持虚拟存储体系 能以实地址和保护虚地址两种不同的方式运行 寄存器组 通用寄存器 段寄存器与8086一样 标志寄存器 增加2个标志 3位 I O特权标志 IOPL D13 D12 嵌套标志 NT D14 增加机器状态字MSW 三 80286的存储管理部件1 80286的实地址方式在实地址方式 80286与8086目标地址兼容 可寻址IM字节的存储空间 80286相当于一个快速的8086 中断与8086时一样 最多允许256个中断向量2 80286的保护虚地址方式80286的保护虚地址方式是80286的特色 可满足多用户多任务系统的要求 特点 存储管理 特权与保护 直接寻址的实存空间扩大为16M字节 224 80286在保护虚地址方式下 80286的最大虚存空间1000M 最多允许256个中断 使用中断描述符表IDT3 存储器管理 采用32位虚地址指示器寻址 包含16位偏移地址 16位段选择字 描述符表 全局描述符GDT局部描述符LDT中断描述符IDT 段选择字 提供描述符偏移地址 13位 可寻址213 8K个描述符GDT与LDT共包含16K 每个描述符可定义64K逻辑段80286的最大虚存空间 16K 64K 1024M字节 最多允许256个中断 因此 中断描述符只有256个 2 5 280386微处理器 与8086 80286兼容 地址线32位 数据线32位 一 主要性能 1 灵活的32位微处理器 8位 16位 32位数据类型8个通用寄存器2 较大的存储空间4000MB物理空间64GB 64000MB 虚拟空间存储器的分段结构 一个段可达4GB 3 集成的存储管理部件支持虚拟存储器可选择的片内分页机构与80286完全兼容4 目标码与8086完全兼容5 片内高速缓冲存储器6 指令流水线结构7 时钟12MHZ 16MHZ8 完整的系统开发支持工具软件 C P LM汇编生成工具 二 80386的寄存器结构 寄存器 7类 32个寄存器 包括全部8086 80186 80286的全部寄存器8个32通用寄存器EAX EBX ECX EDX ESI EDI EBP ESP6个段寄存器 段描述符寄存器6个指令指针 EIP 32位 标志寄存器 32位 比80286增加2个标志 2位 控制寄存器3个 操作系统用 系统地址寄存器4个调试寄存器6个和测试寄存器2个 三 80386的工作方式 1 80386的存储器的实地址方式80386复位 处于实地址方式寻址空间1MB 中断向量表区 00000 003FFH 256个中断向量2 80386的存储器的虚拟保护方式实存空间 232 4000MB虚存空间 64MMB 64GB中断描述符表IDT协助中断响应和处理 256个 3 虚拟8086方式在保护方式 软件可切换进入虚拟的8086方式 运行8086程序 同时可以运行80386的操作系统 在虚拟8086方式 80286可模拟多个8086处理器 使DOS程序能在保护方式下 作为其中的一个任务运行 三 80386的指令系统 将原有16位机的指令进行扩展 新增加指令 条件设置指令 1条位处理指令 16条支持高级语言的指令 3条系统设置和测试 11条特权指令 6条中断指令 IRETD 2 5 380486微处理器 1990年 推出与80386完全兼容的80486CPU 只对80386的底层作了改进 把80386和浮点运算协处理器80387及8KB超高速缓存集成在一个芯片上 168条引线 32条地址线 32条数据线32位微处理器 一 32位的CPU 其性能 80486是首次采用RISC技术的微处理器 一条指令 时钟周期80486可以模拟多个80286实现多任务功能多处理器支持具有多处理器指令 超高速缓存器 增加了6条新指令标志寄存器 增加1位控制寄存器 增加2位增加页面保护 增加机内自测试预取指令队列增加到32字节 二 80486指令系统 实际上 80486 Pentium的指令在功能上 格式 使用方法上 和80386指令系统完全相同 在速度上依次提高 4 5 4Pentium 1993推出 技术特点 32位数据线 32位地址线超标流水线 多条指令流水线 内部采用2个独立的8KB高速缓存器 可同时被访问Pentium内部数据线32位 但与内存交换数据的