数字电视码流发送系统的设计.doc

本科毕业论文、毕业设计题 目 数字电视码流发送系统的设计 系 别 _ 电子信息工程系 _ _ 专 业 _ 电子信息工程_ _ 年 级 _ _学 号 _ _ _ 姓 名 _ _ _ 指导教师 _ _ _ _ _ 年 月 日27数字电视码流发送系统的设计摘要现代社会，电视已经是每个家庭必备的家用电器，而随着科技的不断发展，人们对于电视节目的要求不断的提高，人们不再局限于被动的接收电视节目，而是需要一种更加个性化的电视服务，包括股票信息、天气预报、家居服务、游戏等大量资讯。所以这要求节目有高清晰度，视频传输信息要快速以及频谱资源的高利用度，而这显然是模拟电视所达不到的，在此基础上，模拟电视向数字电视的发展成为了必然。时至今日，美国已经完成了数字电视的普及，我国也预计在2015年完成模拟电视向数字电视的转换。目前，在DVB广播电视系统中，ASI接口具有连接方式简单、便于远距离传输等优点，是一种使用非常广泛的接口形式。该接口与SPI、SSI均为欧洲电信标准化协会(ETSI)制订的。DVB-ASI接口是基于MPEG-2传输包的分层结构，它是由1个顶层(第2层)以及1对基于光纤通道和同轴电缆通道的底层(第1层和第0层)组成，它在实际传输过程中，它是通过在有效字符间插人同步字(K28.5)以实现在DVB标准所规定ASI接口传输速率必须为恒定的270Mbps。欧洲的数字电视标准DVB是一个基于MPEG-2标准的传输方案，它定义了一个开放的业务信息系统，旨在推广基于MPEG-2标准的电视服务。它规定了各种可以用来进行传输媒介的基本系统，包括卫星广播、有线广播和地面数字广播等。目前大量的多媒体设备都是采用ASI接口标准。本课题主要研究采用Cypress公司的CY7B923发送芯片与FPGA相结合的方案来实现数字电视码流发送系统。通过FPGA来实现对码流发送的灵活设置和控制，用CY7B923发送芯片实现复杂的ASI接口转换，该发送系统可以广泛的应用于数字电视广播系统的各个设备中，具有较大的实际应用价值。关键字：数字电视 DVB ASI MPEG-2 CY7B923目 录1 绪论11.1 课题背景及目的11.2 数字电视发展概况11.3 课题的主要工作及论文内容安排22 DVB相关标准42.1 ASI接口简介42.2 MPEG-2标准简介53 DVB-ASI码流发送系统整体设计73.1 码流发送系统的整体构架73.2 开发环境83.3 模块设计134 系统硬件测试174.1 系统级联测试174.2 SignalTapII逻辑分析仪测试及结果分析184.3 程序下载并调试18结论21参考文献22附录一23致谢27数字电视码流发送系统的设计1 绪论1.1 课题背景及目的电视早已走进千家万户，成为人们生活中不可或缺的一部分。传统的模拟电视系统，由于它的带宽受限，信号不稳定，且无法提供更多的、更清晰的电视节目，已经远远满足不了人们日益增长的精神文明需求。随着数字化时代的到来,电视传播系统也逐步全面进入数字化，数字电视便应运而生1。数字电视系统(DTV-Digital Television)就是电视的信号的拍摄、编辑、制作、发射、传输、接收、处理显示等全过程由之前的模拟信号转变成使用数字技术的电视系统，数字电视用户只要有机顶盒就能通过普通模拟电视收看到高质量的标准清晰度数字电视节目，操作非常简单。数字电视除了极大程度的改善了人们收看电视节目的质量,而且它能够让人们不再被动的接收节目信息，能够根据自己的需求收看、收听节目。通过数字电视可以及时的获取天气预报、交通信息、生活资讯等等。由于处理技术的数字化，人们能够收看到清晰度远大于模拟电视的电视图像，而且由于它具有强大的带宽，所以人们可以电视的频道数也从以前的几十套增加到几百套。随着数字技术的日益成熟，电视系统的全面数字化正以飞跃的速度向前发展着，视频信息内容丰富且信息量大，所以这对视频信号的处理、传输、存储以及显示都提出了更高的要求。而视频信号的传输质量很大程度上决定了电视用户收看到电视节目的质量，所以对数字电视码流发送系统的研究，将有利于推动数字电视技术的发展，本课题将对数字电视码流发送这一过程进行系统的研究。1.2 数字电视发展概况 数字电视广播系统根据其传输媒介的不同可以分为三类，即卫星广播、有线广播以及地面数字广播。其中，卫星广播和有线广播在高频调制和信道编码的参数标准上有一个国际公认的优化标准，所以已经得到了广泛的应用。地面数字电视广播按照时间先后总共形成了四种体系。包括美国的ATSC标准，欧洲的DVB标准以及日本的ISDB-T标准。国家广电总局也在2006年颁布了我国的数字地面广播国家标准DTMB2，3。2011年12月，我国的数字地面广播标准DTMB被国际电信联盟新修订的地面数字电视国际标准纳入其中，这使得DTMB标准正式成为继美国、欧洲、日本之后的第四个数字电视国际标准。1.2.1 美国ATSC标准ATSC标准是美国高级电视业务顾问委员会于1995年9月15日正式通过的数字电视国家标准。它的技术特点主要有：采用6MHZ的频道宽度，MPEG-2视频编码压缩和AC-3音频压缩，复用方式为MPEG-2系统TS码流。采用8VSB调制技术，它的主要特征是抵御电器干扰能力强。目前，采用此标准的国家并不多，只有美国、加拿大、阿根廷以及韩国。1.2.2 欧洲DVB标准DVB-T（Digital Video Broadcasting-Terrestrial)是欧洲的地面数字视频广播的简称，此标准由欧洲电信标准化组织于1998年通过，它是目前最复杂DVB传输系统。每8MHZ的带宽能传送4套节目。且它的频段处于模拟电视的频段发送节目，能够与模拟电视共存。而且DVB-T的接收端是开放的，所以只要能符合DVB-T规定的性能且能够进行正常的收发信号，厂家开发的设备都是被允许的。它采用正交频分复用的方式进行编码。1.2.3 日本ISDB-T标准ISDB-T(综合业务数字广播)是日本在1999年制订的一种数字地面电视广播标准，它也称为DIBEG（数字广播专家组）制式。它每个频道的传输带宽是5.62MHZ或5.617MHZ。它采用频带分段传输正交频分复用的调制方式。图像信号也是采用MPEG-2编码方式。它主要是日本基于多媒体广播和移动接收大幅增加的需求，在欧洲的COFDM基础上进行一系列的优化改进而得来的。目前ISDB-T只在日本本国得到普及。以上三种体系都是采用的复用方式均为MPEG-2，它们的主要不同点在于调制方式的不同，美国的ATSC体系采用的是8VSB单载波调制技术，而另外两种体系都是采用COFDM多载波的调制技术。在移动接收方面，ATSC DTV不支持地洞接收，DVB-T移动接收较困难，只能在有条件的情况下进行，而ISDB-T则完全支持移动接收。1.2.4 中国DTMB标准DTMB是我国在2006年推出的数字地面广播标准，并于2007年成为国家的强制标准。它主要是由清华大学研发的DMB-T方案与上海交通大学研发的ADTB-T方案的融合。它在调制方式、广播帧结构和广播同步传输技术上采用了自己创新的技术。它的主要特点有：传输效率高、抗多径干扰能力强、信道估计性能良好、适合移动接收等。正是由于其具有以上功能，所以在2011年12月，国际电信联盟将DTMB标准纳入地面数字电视国际标准中。使得其成为国际上第四个数字电视国际标准4,5。1.3 课题的主要工作及论文内容安排数字电视码流发送系统是数字电视系统的一个重要部分，本课题研究的主要内容是：（1）深入理解MPEG-2标准和ASI接口标准知识。（2）重点研究CY7B923芯片的内部结构和工作原理，了解其初始化和时序控过程。（3）完成CY7B923控制器的设计，并进行仿真验证。（4）了解FIFO IP核的工作原理，实现对FIFO正确的数据写入和读出，实现不同时钟域的转换。（5）把各个模块进行级联，完成整个数字电视码流发送系统的硬件逻辑设计，下载到专用开发板上进行系统的调试与测试。论文的组织安排如下：（1）绪论，主要介绍课题研究的背景，数字电视在国内外发展现状。（2）DVB的相关标准，包括ASI接口标准以及MPEG-2协议。（3）系统的整体设计、开发环境和模块设计，介绍系统的设计方案和基本原理、DE2开发板，介绍VHDL语言的基础知识和特点，以及Quartus的开发平台，最后对各模块进行设计仿真。（4）对系统进行级联，并下载到FPGA上进行测试验证。（5）结论，对本设计及论文进行总结。2 DVB相关标准2.1 ASI接口简介ASI异步串行接口是目前DVB广播电视系统中使用十分广泛的一种接口形式。它的制订者为欧洲电信标准化协会。DVB-ASI接口可以传输不同速率的MPEG-2数据，但它的传输速率固定为270Mbps6。ASI接口是国际标准，且具有传输速率快，接口方式简单等，但由于各种视频设备的控制功能不同，所以这给了ASI接口很大的灵活性。DVB-ASI接口系统可分为三层，第2层，即顶层是MPEG-2 TS传输包。第1层和第0层为光纤通道。2.1.1 ASI传输系统图 2-1 基于同轴电缆的异步串行传输连接将待传输的数据打包成MPEG-2 TS传输包，经过8B/10B编码，把8bit的字节转化成10bit的码字，此后将10bit码字经过传输速率为270Mbps的并/串转换器进行输出。当需要新的数据进行传送而数据还没准备好时，则插入K28.5同步字。同步字在接收端将被检测出来并删除7。而该字符也是数据之间的边界，所以能很好的进行接收到的数据的编排。图 2-2 8B/10B编码映射关系2.1.2 ASI协议结构ASI协议可分为3层：分别是第0层物理层，第1层数据编码层，第2层传输协议层。其中第0层（物理层）规定了传输介质，它可以是电缆也可以是光纤，规定了驱动器和接收器以及传输速率为固定的270Mbps，同时也规定了数据的抖动问题。第1层（数据编码层）包括对串行编码规则、专用字符和差错控制的规定。它采用8B/10B编解码方式，把8bit数据编码成10bit的码字，包含4bit和6bit的字。10bit的码字经过传输速率固定为270Mbps的并/串转换。最后再经过恢复，把10bit的码字解码为8bit的字。从而就完成了MPEG-2 TS传输流的恢复。第2层（传输协议层）使用MPEG-2传输流包作为基本的信息单元。它可以进行块状连续字节传输，也可以进行单独字节传输，同时也将两者进行混合传输。传输的数据包应为188字节或204字节。在传输过程中，在每个传输流分组之间应至少插入两个K28.5同步字，否则最后解码时有可能无法找到传输包。2.2 MPEG-2标准简介2.2.1 MPEG协议族MPEG(Moving Picture Experts Group)运动图像专家组在1988年组建，它提出的MPEG标准是广播电视通信的运动图像和声音的一种编码标准8,9。现在的MPEG标准包括MPEG-1、MPEG-2、MPEG-4、以及MPEG-7等。其中MPEG-1标准是在1992年制订并公布，它主要用于运动的图像和伴音的编码，它分为3部分，第一部分为系统部分，是用来阐述伴音压缩数据和图像数据复用。第二部分为DAB和VCD，第三部分为MP3音乐，即伴音压缩部分。它的传输码率约为1.5Mb/s。但在处理高速率的图像信号时，在解码后图像的清晰度较差。MPEG-2是针对MPEG-1在处理高速率图像信号时图像质量无法保证而在1994年制订的。它的标准文件包括系统文件、视频文件、音频文件以及符合性文件。所以此标准被广泛应用于数字电视广播系统。它分为3种图像类型，包括I帧、P帧和B帧。MPEG-4是为满足各种新型的多媒体通信而在1993年由MPEG组织开始制订并在1999年成为一个正式的编码标准。它与前两种编码不同的是它采用了基于内容的编码。在编码过程中，视频的数据结构被分为4个部分，分别是视频段、视频物体、视频对象层以及视频对象平面。它的压缩率比前两种方式明显提高。2.2.2 传送码流TS流，即传送码流，它是由一个或多个PES流组成的单一码流,每个TS包可以是188字节，也可以是204字节10。204字节TS包与188字节TS包的主要区别是它多了最后16字节，这16个字节是信道编码后产生的校验字节。TS包分为包头和负荷，其中包头又是由4字节的链接字头以及可变的自适应字段。包头的第一个字节固定为0x47，链接字头能实现包同步、包识别、自适应字段控制、连续计数字段、传送加扰控制等功能。TS包的数据可以是视频、音频或用户数据，但每个TS包内有且只能有一种数据。3 DVB-ASI码流发送系统整体设计3.1 码流发送系统的整体构架数字电视码流发送系统是以CY7B923芯片为核心，外加接口电路和控制电路构成的发送功能11。控制电路主要由FPGA内部生成逻辑电路，它提供控制信号、时钟、数据等。它主要由它的大致工作流程如下：MPEG-2 TS流送入FIFO中，此时对FIFO数据进行读取，并检测它的半满信号，将此半满信号送入设计的CY7B923控制器中，从而与其他信号共同实现对CY7B923芯片的功能控制，最后经过ASI硬件电路对数据进行传送。码流发送系统整体构架如图3-1所示。图 3-1 DVB-ASI码流发送系统整体设计图 3-2 ASI硬件接口原理图3.2 开发环境本设计的开发环境主要是在Quartus II软件平台上，使用VHDL语言对模块进行编程。仿真通过后把VHDL程序下载到DE2开发平台上的FPGA后生成硬件电路并与发送芯片CY7B923组成的发送电路共同组成硬件电路进行测试。3.2.1 DE2开发平台DE2板是以Cyclone II 2C35FPGA为特点的672针引脚的包装，板上所有重要的部件都与板上的芯片相连，使用户能够控制板上各种的操作。开发平台如图3-3所示。图 3-3 DE2开发板Cyclone II EP2C35F672C6 型号系列的FPGA有以下特性：I/O 驱动：（1）采用USB Blaster对FPGA进行配置。（2）10/100M自适应以太网，RS-232，红外接口。（3）视频输出接口（VGA 10-bit DAC）。（4）视频输入接口（NTSC/PAL/Multi-format）。（5）USB2.0(A型和B型)。（6）PS/2鼠标或键盘接口。（7）音频输入输出线，MIC 输入（24-bit音频编解码器）。 （8）扩展I/O（76 根信号线）。存储容量 ：（1）8-MB SDRAM，512-KB SRAM，4-MB Flash 。（2）SD卡插槽。开关，发光二极管，液晶和晶振 ：（1）18个拨动开关。（2）4个去抖按键。（3）8个七段数码管。（4）162字符液晶。（5）27MHZ和50MHZ的晶振，外部SMA时钟输入。DE2本身带有27MHZ的晶振，所以在进行测试时，直接将发送部分的外接时钟连接在晶振的端口即可。3.2.2 Quartus II软件Quartus II 9.0是Altera公司推出的一款EDA工具软件，它给使用者提供了从设计输入、器件编程、逻辑仿真等一系列的功能12,13，它的特性包括：（1）可利用原理图、结构框图描述电路，也可以用Verilog HDL、VHDL、AHDL等语言完成电路描述，并将它们保存为实体文件。（2）可利用第三方的综合工具并能直接调用这些工具。（3）逻辑综合工具功能强大。（4）能够进行电路功能仿真与时序逻辑仿真。（5）具有定时/时序分析和关键路径延时分析功能。（6）内置SignalTap II逻辑分析仪。（7）支持软件源文件的添加和创建，并将它们链接起来生成编程文件。（8）使用组合编译方式，可以将各模块统一编译到一个文件进行整体设计。（9）出现编译错误时能自动定位。 （10）具有高效的编程与验证工具。用Quartus II软件进行开发，首先要新建一个工程，指定工程保存路径并对工程进行命名，如图3-4所示。图 3-4 新建工程文件在新建工程时，需要对自己选择的FPGA芯片进行设定，这样在管脚锁定时我们就能根据具体的FPGA芯片进行锁定。图 3-5 芯片选定在芯片选定结束后，点击Next，最后点击Finish，这样就建立了一个工程。在新建完工程后，下一步将建立VHDL文件，单击File，选中New进行新建，如图3-6所示。图 3-6 新建VHDL文件在完成VHDL文件的新建后，将已经写好的VHDL语言导入，并进行编译。编译通过后，进行模块的生成，此后再通过新建VHDL文件的相似步骤进行模块的新建，最后新建波形文件并进行仿真验证。这个过程就是用Quartus II进行开发的大致过程。3.2.3 VHDL语言概述VHDL是超高速度集成电路硬件描述语言（Very-High-Speed Integrated Circuit Hardware Description Language）的英文缩写，它是在1982年由美国国防部提出并在1987年被制定为IEEE1076标准的一种硬件描述语言14。VHDL成为在EDA领域的首选硬件描述语言，与常用的电路原理图输入方法不同，而是以类似于一般程序编程的方法对电路行为和结构进行定义。当今的电子系统日益复杂，电路规模不断扩大，但是又要求设计的周期短、成本低、具有较强的可移植性、便于采用最新的工艺方法15。高层设计就是“概念驱动式”的设计，设计人员无需通过门级原理图描述电路，而是针对设计目标描述功能，不再受到电路细节的限制。VHDL语言设计抽象程度高设计周期短，其描述能力能达到逻辑门和系统级的行为描述，这就使得VHDL成为高层设计的核心。VHDL有以下几个优势：（1）具有强大的功能，覆盖面广，描述能力强。可以用很简洁的程序来描述复杂的逻辑器件构造，具有很强的灵活性。（2）在设计时不需要考虑选用什么器件，可以直接进行设计。当设计出描述电路后，可在多种逻辑器件上实现其功能。（3）具有良好的可移植性。由于它是被IEEE承认的工业标准，所以可以在各种不同的设计环境和系统平台中使用。（4）它可以表达精确的延时和定时要求，从而有了模拟真实硬件的能力。（5）效率高。为了使产品上市速度快，可将VHDL设计综合到CPLD或FPGA器件中，能够达到很好的收益。（6）作为IEEE的一个工业标准，VHDL便于设计人员进行交流共享。3.3 模块设计3.3.1 FIFO模块的设计FIFO（First In First Out），它是一种先进先出的数据缓存器，同普通缓存器相比，FIFO没有外部读写地址线，它主要用于不同时钟域之间的数据传输。在本设计中，我是通过在FPGA内部构造一个FIFO，这样将在很大程度上节约成本。FIFO的使用应注意它的深度和宽度设置。FIFO的宽度是指FIFO进行一次读写操作的数据位。深度指FIFO可以存储多少个M位的数据。通过FIFO的满/空标志可以实现数据操作，当写入的数据装满FIFO内存时，由其内部送出一个已满信号来阻止写操作，以防止溢出。当FIFO内的数据被读完时，由内部送出一个已空信号阻止继续读出，防止数据错误。在本设计中，data为写入的数据，q为读出的数据。rdusedw为FIFO中可读数据的数据量。当进行写数据时，每一个周期进行一个数据的写入，rdusedw的值加一。当进行读操作时，数据被读出，每读出一个数值，rdusedw值减一。FIFO时序仿真如图3-7所示。图 3-7 FIFO仿真波形3.3.2半满信号控制模块设计 当FIFO中存储的数据达到188时，则需要让FIFO中的数据进行读出，所以在时钟的上升沿当FIFO中的可读数据量为188时，半满信号变为高电平，此信号送入CY7B923控制器中，让控制器对FIFO中的数据进行读出。图 3-8 半满信号控制模块仿真波形3.3.3 CY7B923控制模块设计在设计CY7B923控制模块时必须要根据CY7B923数据发送芯片的各种性能进行设计。CY7B923芯片适合于长距离点对点数据通信，且用起来简单，差错率小，并专门设置了违规字符发送进行检测数据传输是否正确16。CY7B923总共有28个管脚，如图3-9所示。它包括时钟发生器、输入寄存器、编码器、移位寄存器以及自检逻辑构成，内部逻辑框图如图3-10所示。图 3-9 CY7B923芯片管脚图图 3-10 CY7B923内部逻辑框图CY7B923的基本工作原理为：将并行的8bit数据（D0-D7）送入输入寄存器中，然后将输入的数据放入编码器进行8B/10B编码，转换成便于传输的10bit传输码。由SC/的电平高低来选择输出为数据码或特殊字符。最后经三路输出数据。自检逻辑则是为检测系统发送数据是否正确。CY7B923的主要引脚功能如下：D0-D7：并行数据输入。数据的发送由或的电平进行控制。SC/：特殊字符/数据选择。当CKW为上升沿时，若它为低电平，则将输入数据编码为数据码，若它为高电平，则将数据编码成控制码。SVS：发送违规字符。当在CKW为上升沿时，若它为高电平，则发送违规字符，若为低电平，则不操作。：并行输入使能。在CKW的上升沿时，若它为高电平且为高电平，则输入数据无效。若它为低电平，则输入数据被编码发送。：它的功能与相同，但它将在下一个CKW为上升沿时执行。CKW：写时钟。OUTA/B/C：信号输出端口。为提高输出效率，可将不用的端口接高电平。FOTO：控制发送端。控制输出端口。若它为高电平，OUTA和OUTB输出端被锁，不能输出数据。若它为低电平，则数据可在三个差分输出端口输出。MODE:编码发送选择。当它为低电平时进行8B/10B编码，当为高电平时，将已经编码好的数据进行发送。：内部测试端口。当为低电平且与为高电平时，发送器进行数据1-0交替发送的模式。当它为低电平且与有一个为低电平时，进行数据的重复测试。:读脉冲。它的频率与CKW一致，但占空比为60%。VCCQ：为内部电路供电。VCCN：为输出驱动供电。由以上端口信息，我们就能设计一个控制器对CY7B923芯片进行控制。在设计程序时，我们设置三个状态，分别是Delay_one_cycle、Wait_half_full以及Repeat_read_FIFO。当clk为上升沿时，若clr为高电平，则控制端口ENA_n、ENN_n、SC_D_n以及SVS_n均为高电平，控制使能FIFO端口En_CY7B923_FIFO为低电平，不进行数据发送。若clr为低电平时，则进入Delay_one_cycle状态，ENA_n、ENN_n、SC_D_n以及SVS_n仍为高电平，En_CY7B923_FIFO为低电平，仍不工作。若start以及half_full均为高电平，则CY7B923芯片开始进入数据发送阶段，内部计数器开始进行计数。当计数到188时，返回重新进行计数，这样就完成一个数据的发送。控制模块模拟时序仿真如图3-11所示。图 3-11 CY7B923控制模块仿真波形4 系统硬件测试4.1 系统级联测试在Quartus II软件平台上，将已经做个仿真过的功能模块级联，然后再进行编译，创建波形文件，最后进行波形仿真，也就是后级仿真。发送部分系统级联图如图4-1所示。在将整个收发系统结合在一起后，经过仿真，发送的第一个数据值固定为0x47，符合要求，如图4-2所示。图 4-1 发送部分系统级联图图 4-2 系统仿真波形4.2 SignalTap II逻辑分析仪测试及结果分析SignalTapII逻辑分析仪是一款集成在Quartus II软件中的数字设计验证与调试的一款工具，它能够捕获芯片内部实时信号并通过电缆传回计算机中反馈给使用者，并帮助用户查找并排除故障。它的主要特点是支持多个通道，能够同时观察多个信号,并查看结果，且时钟速率高。当控制信号CY7B923_ENA_n、CY7B923_SC_D_n、CY7B923_SVS_n为低电平时，开始进行数据的发送。使用嵌入式逻辑分析仪检测结果如图4-3所示。图 4-3 发送选择时逻辑分析仪显示情况4.3 程序下载并调试在完成级联测试后，进行程序下载并调试。为验证码流发送系统已正确完成，需要搭建测试平台。在测试过程中需要用到的工具包括：（1）硬件设计软件Quartus II 9.0。（2）PC机一台。（3）数字卫星接收机1台。（4）DVB-C机顶盒一台。（5）电视机一台。（6）QAM调制器一台。（7）复用器一个。下图为测试系统验证平台：图 4-4 ASI码流发送系统验证平台测试的主要方法为：（1）把程序下载进FPGA。（2）检查天线、卫星接收机、机顶盒等是否正常，确保他们能正常工作。（3）将系统按照验证框图进行搭建。（4）运行系统，看电视机能否正常播放节目。（5）若无法正常播放节目，则进行检查，看那一部分出了问题。将发现的问题解决后看是否能正常播放节目。搭建好如图4-4的发送系统验证平台后，就开始进行测试。数字电视信号由天线接收到卫星接收机处，然后经过复用器，进入ASI接收系统。最后经由我所设计的ASI码流发送系统发送出去，经过QAM调制器，将信号变成射频信号，然后送入机顶盒，由电视显示出来。在测试过程中，电视能够正常的接收到码流信号并正常工作，如图4-5所示。图 4-5 电视机实际接收信号效果图结论本文着重介绍了利用共分为四个章节，第一章为绪论，主要是对课题研究的背景和意义做一个概述。第二章介绍了课题相关的DVB标准，内容包括ASI接口标准和MPEG-2标准，这些知识是为后续的开发奠定理论基础。第三章主要介绍了系统的开发环境以及系统的设计方案。第四章主要是进行系统的调试。通过本次毕业设计，我将大学四年的许多理论知识重新温习了一遍，这也让我更好的将理论与所设计的内容相结合，虽然此次毕设对我来说有点困难，但在实际设计过程中我不断的提高了自己查阅资料、设计编程以及功能仿真的能力。本系统设计是在Quartus II平台上，利用VHDL语言按照模块进行设计。并利用高性能的CY7B923发送芯片进行数据发送，在FPGA内部生成逻辑控制器件。在测试过程中，该系统性能良好，能够实现数字电视码流的正确发送，在接收端能够显示清晰的电视图像。在本次设计中，我完成的主要工作可以归结为深入理解MPEG-2标准和ASI接口标准的相关知识，重点研究了CY7B923芯片的内部结构和工作原理，了解其初始化和时序控制过程，从而完成了CY7B923控制器的设计和仿真验证。同时还掌握了FIFO IP核的工作原理，实现对FIFO正确的数据写入和读出，学习VHDL语言，熟悉Quartus II开发环境，学习了FPGA的整个开发流程。最后将把各个模块进行级联，完成整个数字电视码流发送系统的硬件逻辑设计，下载到专用开发板上进行系统的调试与测试。但在实际制作和测试过程中，由于自己知识有限，经验不足等原因，出现了一些问题和需要继续改进、完善的地方。比如：某些数字电视前端系统要求能够对码流速率进行设置，所以可以设置一个码率调模块来调整它的码流速率。参考文献1 杨晓宏,祁志敏.国内外数字电视发展现状分析J.有线电视技术,2005,15:9-122 谢永基.DVB-ASI码流收发系统系统的研究及其FPGA的实现D.广州:华南理工大学,2007:1-3.3 符逸.从欧美日数字电视标准发展中看中国数字电视标准的发展J.电脑与电信,2008,6:86-87.4 Ming Liu,Matthieu,Jean-Francois.Analysis and Performance Comparison of DVB-T and DTMB Systems for Terrestrial Digital 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America:Cypress Company,1999.附录一CY7B923控制模块程序LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;entity Control_CY7B923 is port ( start : in std_logic; clr : in std_logic; clk : in std_logic; half_full : in std_logic; text_data : in std_logic_vector(7 downto 0); ENA_n : out std_logic; -输入数据允许，低电平有效 ENN_n : out std_logic; -下一个输入数据允许 SC_D_n : out std_logic; -低电平时data_in是有效数据，高电平 时是特殊字符，如K28.5同步字符 SVS_n : out std_logic; -C