数字电路第章(常见时序逻辑电路—寄存器)_.ppt

第六章时序逻辑电路,本章主要内容,6.1概述6.2时序逻辑电路的分析方法6.3若干常用的时序逻辑电路6.4时序逻辑电路的设计方法6.5时序逻辑电路中的竞争-冒险现象,一.寄存器二.计数器同步计数器异步计数器任意进制计数器的构成方法移位寄存器型计数器,6.3若干常用的时序逻辑电路,数字系统中，常需要将一些数码暂时存放起来，这种暂时存放数码的逻辑部件称为寄存器。寄存器的电路结构包括两部分：触发器:具有0，1两个稳定状态，所以1个触发器可以寄存1位二进制数码，N位寄存器由N个触发器组成，可存放一组N位二值代码。寄存器还应具有由门电路构成的控制电路，以保证信号的接受和清除。,一、寄存器,1、概述,只要求触发器可置1，置0，对触发器触发方式没有要求,按照是否具有移位功能，分为：普通寄存器（只具有存储功能）移位寄存器（具有存储与移位功能）按照数码移动的方向不同，分为单向（向左、向右）及双向寄存器；按照数码输入输出方式不同，可有四种工作方式：串行输入-串行输出、串行输入-并行输出、并行输入-串行输出、并行输入-并行输出。,一、寄存器,2、寄存器的分类,3、介绍三种寄存器普通寄存器74HC175单向移位寄存器双向移位寄存器74LS194A,一、寄存器,3.1普通寄存器74HC175,电路结构四个边沿触发的D触发器D0D3数据输入端；Q0Q3数据输出端；CLK时钟端；RD是异步置0端；,3.1普通寄存器74HC175,功能描述异步清零：无论触发器处于何种状态，只要RD=0,输出Qi=0;不需要异步清零时，应使RD=1;送数：当RD=1，且CLK上升沿时并行送数，使得Q0n+1=D0,Q1n+1=D1,Q2n+1=D2,Q3n+1=D3。保持：当RD=1，且CLK=0时，各触发器保持原状态不变；,功能表,3.1普通寄存器74HC175,74HC175：带异步清零端的4位寄存器；并行输入并行输出方式；,3.2单向移位寄存器,电路结构DI串行数据输入端；DO串行数据输出端；Q0Q3并行数据输出端；CLK时钟端；,3.2单向移位寄存器,（1）由给定电路，写出各触发器驱动方程,D0=DI,D1=Q0n,D2=Q1n,D3=Q2n.,电路分析：,3.2单向移位寄存器,（2）将驱动方程带入D触发器特性方程(Qn+1=D),得到状态方程;输出方程与状态方程相同。,Q0n+1=DI,Q1n+1=Q0n,Q2n+1=Q1n,Q3n+1=Q2n,电路分析：,D0=DI,D1=Q0n,D2=Q1n,D3=Q2n,注：对于同步时序电路，时钟来自同一脉冲源，可以省略.,3.2单向移位寄存器,（3）写出状态转换表/时序图,电路分析：,设初态Q3Q2Q1Q0=0000，且在第1个时钟作用前输入端口DI=0,连续四个时钟周期内输入数据为“1011”，带入状态方程:,Q0n+1=DI,Q1n+1=Q0n,Q2n+1=Q1n,Q3n+1=Q2n,1,1,1,2,0,3,1,4,1,3.2单向移位寄存器,Q0=1,经过4个时钟周期后，串行输入的4位二进制码全部移入了移位寄存器中，同时在4个触发器的输出端得到并行输出代码。因此，利用移位寄存器可实现代码的“串行-并行”转换。,3.2单向移位寄存器,（3）写出状态转换表/时序图,电路分析：,（4）功能描述异步清零：无论触发器处于何种状态，只要RD=0,输出Qi=0;寄存器处于“右移”工作状态：当RD=1，CLK到达时，各触发器按前一级触发器原状态翻转；数据依次右移一位；,3.3双向移位寄存器,为了便于扩展逻辑功能、增加使用的灵活性，在移位寄存器电路上附加了左右移控制、数据并行输入、保持、异步置零等功能。74LS194A为4位双向移位寄存器。,3.3双向移位寄存器,电路组成及工作原理,S=S1S0Q1+S1S0Q0+S1S0Q2+S1S0D1,R=S,通过控制S1S0,可以选择194A的工作状态：,RD,(2)RD=1，S1S0=00：S=Q1,R=Q1;当CLK时，FF1置为Q1n+1=Q1.“保持”,(3)RD=1，S1S0=01：S=Q0,R=Q0;当CLK时，FF1置为Q1n+1=Q0.“右移”,(4)RD=1，S1S0=10：S=Q2,R=Q2;当CLK时，FF1置为Q1n+1=Q2.“左移”,(5)RD=1，S1S0=11：S=D1,R=D1;当CLK时，FF1置