基于3D集成电路的测试技术.doc

、基于3D集成电路的测试技术摘要：硅通孔技术，提供了高密度、低延时和低功耗的垂直互连，芯片在三维方向堆叠的密度大、互连线短，从而使三维堆叠芯片成为可能。文章介绍了基于TSVs的三维堆叠芯片新的测试流程TSVs绑定前测试的挑战和TSVs绑定后的可靠性与测试挑战.包括环形振荡器、模拟退火法、MEMS探针和磁场成像技术，并且介绍了一种对于测试技术的优化方法。关键字：3D集成电路 硅通孔 测试技术Abstract：through-silicon vias(TSVs) technology provides high-density,low-latency and low-power vertical interconnects through a thinned-down wafer substrate,thereby enabling the creation of three-dimensional stracked Ics(3D-ICs).The new 3D stracked chips test procedure based on TSVs,the challenge of pre-bond test and the reliability and test challenge of TSVs post-bond are described,including Ring Oscillators,Simulated Annealing, ,MEMS Probing and Magnetic Field Imaging. And the paper introduces a optimization method for testing technology.Keywords: 3D-Ics through-silicon vias testing technology.第一章 引言尽管TSVs互连的三维芯片堆叠仍有许多技术挑战，但其仍被视为是一种关键技术 以帮助半导体行业遵循摩尔定律到下一个10年。3D ICs利用快速、密集的片内通孔，克服了互连扩展的障碍。此外，3D ICs技术还使得芯片外形尺寸更加紧凑，从而实现真正意义上的SoC但为满足该技术的高精度要求，需要对每一片IC进行电气测试，以剔除有缺陷的部件，保证提供给用户的产品质量。然而，3D技术的采用，受到了对3D测试问题认识不足和缺乏DFT技术的阻碍，其解决方案仍然未得到很好的研发，致使预期收益与使用价值之间存在较大的差距，因此在所有挑战中3D ICs测试的工具和方法被视为头号挑战就不足为奇了。此外，三维芯片堆叠还存在一些特有的测试挑战。1-51. 三维 IC 的优点三维 IC 具有比传统二维 IC 更多的优点：（1） 互连线长度的缩短：与传统的二维芯片设计相比较， 一个三维芯片比传统的二维设计具有更短的全局互连线长度。 这种全局互连线长的减少可明显降低线延迟和功耗。前人研究工作指出，三维芯片结构可减少的布线长度为使用的芯片层数的平方根的一个因子。3 二维 IC 芯片薄化 TSV 连接三维 IC图 1 三维集成电路的实现过程（2） 性能改进：因为减少了平均互连线长度，关键路径的互联长度也相应减少，可得到更高的三维 IC 性能，堆叠的带宽也得到改善。一些学者的研究工作证明了三维芯片的这些优点。 三维算数部件设计证明了它的延迟优势。 各种设计表明线长的减少使得三维算数单元设计可获得约为 6-30%的延迟缩减。Intel 证实，通过以中度流水的连线为目标，当 Intel 奔四处理器被折叠到两层三维芯片中时， 流水的改变导致近 15%的性能的改进。三维缓存设计方面，由于互连主宰着缓存访问延迟，而缓存访问决定着微处理器的关键路径，因而具有细粒度的三维划分的三维缓存设计可缩短缓存访问时间。（3） 降低功耗和能量：随着制造技术的升级，芯片系统的总体功耗中互连功耗占的很大一部分。 线长的减少进而可节省三维 IC 设计的能量。 三维 Intel 实现中，由于全局互连减少，中继器的数目和中继锁存器被减少 50%。这样的三维堆叠重设计性能提高 15%，功耗降低15%。（4） 更高的内存带宽：以 TSV 为中心的三维芯片技术可提供更高的内存带宽， 因为 TSV 可提供 I/O 引脚之外的带宽需求。 Intel 使用基线 Intel Core2 Duo 处理器研究了内存带宽优点。有了堆叠内存，晶片上缓存容量增加了，性能改进了，减少了片外内存带宽需求。（5） 异构堆叠：三维芯片技术可实现异构集成，因为不同层可被单独制造， 然后堆叠起来。 在异构堆叠中， 每一层可有专门的电路类型如 RF、 模拟、 内存， MEMS、数字等。 一些学者开始考虑将非挥发性内存如电磁 RAM，或处理器顶上的变相内存堆叠起来，从而完成划算的异构集成。（6） 更小的面积和降低的成本：三维芯片技术的一个明显的优点为，晶元划分可产生的较小面积。随着技术升级和更高密度需求，微处理器的晶元尺寸逐渐增加。其结果是，制造产出受影响，导致更高的制造成本。5-122. 三维 IC 的研究内容图2，当前常见的 TSV 测试方法可分为绑定前测试和绑定后测试。绑定前测试检测TSV是否在制造过程中产生缺陷, 而绑定后测试则检测是否在绑定过程中引入新的TSV缺陷。相比绑定后测试, 绑定前测试更加困难。这是因为在绑定前如果此时晶片未薄化, TSV底端埋于衬底中, 限制了 TSV 的可观察性; 而晶片薄化后, 虽然 TSV 底端露出, 但是 TSV 较小的间距和较高的密度使得探针测试单个 TSV 较困难. 鉴于探针测试单个TSV 较困难, Noia等提出利用一个探针同时测试多个TSVs 的测试方法, 该方法的主要缺点是探针卡需专门设计, 且过大的探针机械应力可能损坏本身无故障的TSV。Chen 等提出把 TSV 视为可充放电的 DRAM 单元, 利用敏感放大器来检测 TSV 电容性缺陷, 该方法的主要缺点是需要模拟结构, 这种模拟结构在标准单元库中不存在, 需人工设计. 叶靖等提出一种基于边界扫描链的TSV测试方法, 该方法以少量面积开销为代价换取测试时间的减小, 然而, 其主要用于测试TSV功能性故障而不是TSV电阻开路故障和泄漏故障。12-17图2 常见3D Ics 测试流程第二章 TSVs测试方法1.TSVs的故障图3 TSVs的故障如图3，相关的缺陷要么发生在本身的制造过程，要么发生在与下一层的绑定过程，或者在芯片堆叠过程。在的制造过程中，由于保角镶板的情况，微小孔洞会导致开路。氧化物中的小孔可能会导致和衬底之间短路。简单地移除籽晶层（轩晶，就是小的单晶颗粒，可用来促进单晶体的形成。由于晶体生长中成核是比较困难的一步，籽晶实际上就是提供了一个晶体比较容易继续生长的中心）也会导致的短路。绑定表面的氧化和污染、高度的差异或者两个晶片之间的微粒都会对绑定质量造成负面影响。绑定过程中，或者方向上的方向偏离（，未对齐）也会造成幵路或者短路。就拿铜或者锡的微凸挥点而言，由于的高度差异，锡也许会被挤出，并因此造成短路。在产品的生命周期过程中，不同材料热膨胀系数的不匹配也会造成制作之后或者操作过程中薄层弯曲，薄层更容易受到机械负荷的影响。18-222 绑定前测试2.2环形振荡器测试TSVs 图4.使用BIST和环形振荡器测试TSVs图4为测试结构，主要有两部分组成:1.环形振荡器对TSVs进行充放电，环形振荡器的频率与TSV的电容有关2.内建自测试控制器，用于控制测试开关，捕捉信号，转移信号给联合测试工作组（JTAG）图5为环形振荡器连接TSVs的测试结构环形振荡器由一个环形逆变器逆变器组成，既能对TSVs进行测试，也能够使振荡器与TSVs断开。该方法把TSV作为环形振荡器的负载, 通过改变TSV驱动器的驱动强度测得 2 个不同的振荡周期作为TSV特征, 把该特征与无故障的TSV特征比较判断TSV是否存在故障。23-262.2.2 对环形振荡器进行改进Huang 等12提出利用环形振荡器检测TSV的电阻开路故障和泄漏故障, 该方法把TSV 作为环形振荡器的负载, 通过改变TSV驱动器的驱动强度测得2个不同的振荡周期作为 TSV 特征, 把该特征与无故障的TSV特征比较判断TSV是否存在故障; 该方法的主要缺点是测试分辨率低, 并且能检测的故障范围有限。鉴于此, Deutsch 等提出采用多电压测试 TSV, 该方法一定程度上提高了测试分辨率, 并扩大了故障检测范围. 然而, 该方法仍然存在 2 个问题: 1) 随着被测 TSV 电容增大, 有故障和无故障的测试结果重叠度增大, 导致测试分辨率降低, 甚至无法分辨, 因此该方法不适于测试大电容 TSV。 2) 对 TSV 故障类型的诊断是基于如下的假设: TSV 只存在一种故障, 即要么只存在电阻开路故障要么只存在泄漏故障。 若将此假设条件放宽为TSV同时存在电阻开路故障和泄漏故障, 由于这 2 种故障对环形振荡器周期有不同的影响, 会使得故障效应相互抵消或强故障掩盖弱故障从而导致误测或误诊断。27-29 本文修改环形振荡器, 把施密特触发器引入绑定前TSV测试以测试大电容TSV，如图6。另外, 相比电阻开路故障, 泄漏故障不但影响环形振荡器的振荡周期, 它还导致信号电压衰减。基于此特性, 本文通过降低电源电压使环形振荡器不振荡的方法检测TSV是否同时存在电阻开路故障和泄漏故障。30-34图6 改良后的环形振荡器2.3 晶圆探针测试TSVs 2.3.1 传统的晶圆探针图7.探针测试当前的探针技术使用悬臂或者垂直探针，最小间距是最多的探针数有几千，有许多微小的标志，以达到良好的电气接触。这不足以探测直径，孔径的尖端。可能会有几千个，都用易碎的铜构成，在相同表面经不住下层内置的微小标志的铜与铜绑定。探测铜与锡的微凸傳点也是一个挑战，不过稍微容易一点，因为微凸挥点的大小和间距更大，那么微凸辉点的数量就更少，受到微小标志的限制也就更低。对于绑定前晶片测试，图7我们区分出底部晶片和其他非底部晶片。底部晶片有绑定金属丝或者倒装芯片衬塾用于与外部连接。这些衬塾提供了当前探针技术可探测的接口。然而，对于非底层晶片，情况就不同了。它们只从连接接收所有的功能信号（功率、接地、时钟、控制、数据）。这些尖端和衬塾对当前的探针技术来说都太密集、太微小和太脆弱了。35-372.3.2 MEMS探针 为了解决传统探针在与TSVs接触时可能会对其造成损伤，因此提出了一种新型MEMS探针，如图8(a)。采用铜铍合金，其具有较高的强度和无磁性。其中接触探头的尺寸为5m*5m，两侧为悬梁，探针通过与TSVs表面进行短暂的电学接触，通过两侧的梁保持平衡，通过检测证明探针中央的压力为0，图8(b)能够很好的减少TSVs损伤。38-43 a b图8 MEMS探针结构探针的设计有以下要求： 1.表面平坦光滑，增大接触表面，较小接触电阻 2.有限的接触力较少对TSVS表面造成的损伤 3.足够大的接触面积与TSVs表面适配44-453.绑定后测试由于TSVs在绑定前不能进行逻辑访问，因此在绑定前测试组合逻辑电路是非常困难的，为了提高可测性和，提出了一种包装单元（WC）加到TSVs的两端。 Fig.9. IEEE Standard WCFig. 10. Reusing an existing op for both controlling the FO cone of an inbound TSV and observing the value on the TSV. 上图为加入多路复用器的测试电路，当获取行断开时，扫描触发器会捕捉来自TSVs行的信号，否则，会捕捉扇入电路的输出信号，这种设计不会与普通模式发生干扰。46-474 测试技术的优化 由于3D集成电路的大功率密度，会导致在测试中温度的过高，并且由于成本问题没有散热装置，可能会导致测试的不准确。因此提出了一种热感测试调度，使集成电路的温度低于温度界限，虽然增加了测试时间。但却能降低测试期间温度，从而提高测试的准确率。 在优化过程中，通过一个简单的热阻模型，通过热采集模拟程序(Hotspot)推算出电路的最大承受温度，从而使测试过程中温度低于最高温度限制。48-50图9 测试流程第三章 总结 本文首先介绍了3D集成电路的测试过程，并详细讲述了几种绑定前后TSVs的测试技术，并介绍了一种热阻模型，其中绑定前TSV测试能在较早的制造流中排除有故障的TSV,热阻模型能够提高测试准确率，如果能够将其结合起来，从能够有效的提高产品良率。参考文献：1 商进，集成电路低功耗测试技术研究进展，科技论坛，J,2009,082 K. H. Lu, et al. Thermo-Mechanical Reliability of 3-D ICs Containing Through Silicon ViasC. IEEE conference of Electronic Components and Technology. 2009.3 S.-K. Ryu, et al. Impact of Near-Surface Thermal Stresses on Interfacial Reliability of Through-Silicon-Vias for 3-D InterconnectsJ. IEEE Transactions on Device and Material Reliability, 2010.4 K. H. Lu, et al. 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