ALU设计简介及源代码

ALU设计回顾,内容回顾,补码计算算法加法器设计行波进位加法器先行进位加法器选择进位加法器ALU设计,行波进位加法器,gi=aibi（0in-1）pi=aibi（0in-1）ci+1=gi+pici（0in-1）si=aibici=pici（0in-1）,ALU设计gipi生成,ALU设计gipi生成逻辑,M,采用行波进位的ALU逻辑,无符号数除法算法-不恢复余数除法举例,A=14=1110除B=001100000111000001110左移一位-00011减(B)111101100P是负的，商“0”11101100左移一位+00011加(B)000001001P是非负的，商“1”00001001左移一位-00011减(B)111100010P是负的，商“0”11100010左移一位+00011加(B)111110100P是负的，商“0”+00011余数是负的，作最后恢复00010商是0100，余数是0010,P：余数寄存器a：被除数寄存器（有左移位功能）b：除数寄存器,无符号数除法算法-不恢复余数除法举例,A=-7=11001除B=-3=11101|B|=001100000011100000111左移一位+11101加(B)111011110P是负的，商“0”11011110左移一位-11101减(B)111101100P是负的，商“0”11101100左移一位+11101加(B)111101000P是负的，商“0”11101010左移一位-11101减(B)111110100P是负的，商“0”+00011余数是负的，作最后恢复00010商是0100，余数是0010,P：余数寄存器a：被除数寄存器（有左移位功能）b：除数寄存器,借助ALU实现除法运算,ALU,SR,dst,src1,src2,左移一位,Sign,A总线,B总线,C总线,S3:0,M,C0,无符号数除法计算过程,无符号整数除法占用35个时钟周期。第一个周期完成被除数初始化操作：dst0同时为了与有符号整数除法一致，在A、B总线上要分别读出src1和src2/lit的值。第二个周期将被除数送到移位寄存器SR中：SR(src1)中间32个周期完成下列重复动作：dst21(dst)inputwire32:0opA,opB;inputwire3:0S;inputwireM,Cin;outputreg31:0DO;outputregC,V,N,Z;reg32:0LT3,LT2,LT1,LT0,P,G;reg32:0Dout;integeri;reg32:0zero;reg33:0CA;always(opAoropBorS)for(i=0;i33;i=i+1)beginLT3i=S3end,always(LT3orLT2orLT1orLT0orM)for(i=0;i33;i=i+1)beginPi=(LT3i|LT2i|LT1i|LT0i);Gi=LT3i|LT2i|M;endalways(PorGorCin)beginCA0=Cin;/CAi:carrytoibitfor(i=0;i33;i=i+1)beginCAi+1=Gi|(Piendendmodule,定点乘法器设计,定点乘法器设计,乘法器是高性能微处理器中的关键部件，是进行高速计算特别是信号处理等方面应用时所必须的。定点乘法器应支持有符号数和无符号数乘法。本章主要介绍32位定点乘法器设计方法：假定：被乘数：A=an-1an-2a0乘数：B=bn-1bn-2b0乘积：P=AB,乘法计算方法,用笔算进行乘法计算的方法为：,乘积,部分积,乘数,被乘数,术语,乘法计算过程产生部分积部分积相加,乘法运算的关键,要提高乘法计算速度，需要：加快部分积的形成减少部分积数目采用多位扫描、跳过连续的0/1串和对乘数重编码（如Booth算法）等处理方法加快部分积加法运算的速度一般是利用进位保留加法器（CSA）先使参与操作的部分积形成两个数（这两个数分别是伪和与局部进位）,二阶Booth算法,二阶Booth编码,0101001010000101001011,0111110101,531h=?,11-212020,最低位补一位0,二阶Booth算法,乘数：B=bn-1bn-2b0,=-bn-12n-1+bn-22n-2+bn-32n-3+bn-42n-4+b020,=-2bn-12n-2+bn-22n-2+bn-32n-2-bn-32n-3+bn-42n-4+b020,=(-2bn-1+bn-2+bn-3)2n-2-bn-32n-3+bn-42n-4+b020,乘数必须是偶数位,二阶Booth算法控制信号编码,NEG2i=b2i+1部分积取1倍的控制信号B12i逻辑是：B12i=b2Ib2i-1部分积取2倍的控制信号B22i逻辑是：对于第j位部分积产生逻辑：pp2i,j=(ajB12i+aj-1B22i)NEG2i,二阶Booth算法控制信号产生逻辑,编码电路,部分积产生电路,二阶Booth算法举例,0101001010000101001011,000111110101,最低位补一位0,531h=F5h,(-6)+12=6,二阶Booth算法举例,010100000000101000000000011101000000101010000,0011110101,531h=F5h,防止符号位扩展,例：B=9=(001001)2，A=10=(01010)2，AB=90=(01011010)2的执行过程。,防止符号位扩展,例：B=9=(001001)2，A=10=(01010)2，AB=90=(01011010)2的执行过程。,防止符号位扩展,防止符号扩展的方式解决部分积是负数时可能产生的问题。假定所有的部分积都为负，那么所有符号扩展的“1”的和是：这个数可以作为一个固定的值加在部分积中。由于2m-14m/2-13(4m/2-1+4m/2-2+41+40)因此符号扩展的“1”对应的二进制数可以表示为(1010101011)2，它共有m位，最低位的权是2n。如果一个部分积实际上非负，为了消除假定它是负数所带来的影响，只需将它的符号位用“1”代替即可。,二阶Booth算法举例,例：B=9=(001001)2，A=10=(01010)2，AB=90=(01011010)2的执行过程。,加法器树-保留进位加法器,二阶Booth算法针对补码数操作。若进行无符号数乘法，则需要将无符号数转换为符号数，即在高位补两位0。32位乘法器产生17个部分积，再加上防止符号位扩展的补偿数，共18个部分积。加法器树采用保留进位加法器,加法器树-保留进位加法器,加法器树-保留进位加法器,基本的加法器单元多采用(2,2)计数器（半加器）、(3,2)计数器、(5,3)计数器和(7,3)计数器等,+,+,+,+,+,+,+,+,+,+,+,+,CLA加法器,c,加法器树4-2压缩加法器,4-2压缩器的加法器单元在乘法器的设计中得到了广泛采用。它可以较快地完成中间伪和的产生，而逻辑又比较简单,加法器树-保留进位加法器,加法器树线性阵列,结构最简单规整，速度最慢，需要8级4-2加法器串联,加法器树WallaceTree,速度最快，但结构不规则,加法器树折衷结构,32位乘法器只有18个部分积，可以采用折衷结构：在速度和规则性进行折衷,加法器树折衷结构,加法器树安排,将加法器树安排为近似矩形,乘法器结构,乘数编码,被乘数,64位加法器,部分积产生,4-2压缩器,B,A,乘法器结果,乘法器结构示意图,乘法器,乘数编码,被乘数,乘法器-HDL实现,modulemult(P,RAbus,RBbus,Ssign);inputwiresigned31:0RAbus,RBbus;outputwiresigned63:0P;assignP=RAbus*R