电子电路设计训练(北航)2014verilog08总复习

1,1,交实验报告通告,电子电路设计训练数字部分（Verilog）,2,2,实验报告通告,时间窗口2014年4月28日2014年5月16日，过时不候提交要求纸介质一份按班为单位上交，课代表收齐后交助教代真（新主F712）21、22、23班刘志丹（新主F711）24、25、26班林晚晴（新主F711）27、28+高工班课代表提供清单，并签字如果跨班，以组长所处班级上交所有成员在报告上签字确认,3,实验报告通告,要求和助教分配,4,助教的电子邮件,5,5,总复习,电子电路设计训练数字部分（Verilog）,6,6,8.1考试范围,讲义：前六次讲授内容（除了流水线设计一节）教材：第一部分Verilog数字设计基础第二部分设计和验证部分（包括第9、10（除了流水线小节）、11、12、13、14、15等章节）第三部分设计示范与实验练习（以及我们要求的实验一实验四内容）考试形式：闭卷考试卷面分数：50%“考核方法：平时成绩10%；实验课操作20%；实验报告20%；最后考试50%”（第一讲PPT的第四页）,7,7,8.2复习要点,基础知识：理解用HDL语言开发硬件的设计过程，理解Verilog模型的不同抽象级别；Verilog语法：掌握模块、运算符、条件语句、循环语句、块语句、函数、任务和常用系统任务的使用和设计方法，注意可综合性，以及硬件电路特性，理解阻塞和非阻塞赋值区别；电路设计：理解可综合风格的组合逻辑和时序逻辑电路设计思想，掌握典型电路设计方法，掌握利用有限状态机进行复杂数字电路的设计思想和方法；测试与仿真：理解数字电路仿真意义，掌握测试代码设计方法；,8,8,8.3考试题型,填空题（或选择题+填空题）约5小题电路分析和小型的电路设计题约两题，但相当于35小题电路设计题一般是两道大题问答题（只会在补考中出现）,9,9,8.3考试题型,填空题,Eg1.现有的两种主要的硬件描述语言是和。Eg2.将题中的连续赋值语句补充完整以实现对应电路的逻辑功能。,assignF=E(AB)(CD),Eg3.4b1011input,;d,;assignd=a|(b_,11,11,8.3考试题型,电路分析题,Eg6.根据图示逻辑，利用门级电路给出电路描述,注意：门级电路设计题不需要考虑延迟。,12,12,8.3考试题型,小型电路设计题,Eg5.根据时序图设计与之功能匹配的电路模块（透明锁存器）,注意：需要书写完整的模块，包括模块名、输入/输出、逻辑等。,13,13,8.3考试题型,电路设计题,Eg7.使用VerilogHDL设计一个38译码电路。输入in为3-bit信号，输出out为8-bit信号，当输入信号in为i时，使输出的第i位为1，其余位为0。,注意：需要书写完整的模块，包括模块名、输入/输出、逻辑等。,14,14,8.3考试题型,电路设计题,Eg8.使用VerilogHDL设计如下码型变换器，并将图中输出信号的波形补充完整。输入信号RST(复位信号)，CLK（时钟信号，与数据X同步），X（输入待处理信号），Y（输出）。（异或运算：两个输入相同则输出0，不同则输出1）。注：复位之前输出信号的状态即波形图中黑色区域为未知状态）。,15,15,8.3考试题型,电路设计题,Eg9.如图所示为某逻辑有限状态机转换图，根据状态转换结果给出相应的行为描述。,16,16,8.3考试题型,问答题,Eg10.利用Verilog进行数字电路设计开发时，一般有哪几个典型设计过程？,17,17,联系方法,李峭、何锋avionicsrobinle主