VerilogHDL实验报告

实验一MODELSIM仿真软件的使用一、实验目的（1）熟悉MODELSIM软件（2）掌握MODELSIM软件的编译、仿真方法（3）熟练运用MODELSIM软件进行HDL程序设计开发二、实验内容1、实验要求用VERILOGHDL程序实现一个异或门，MODELISM仿真，观察效果。2、步骤1、建立工程2、添加文件到工程3、编译文件4、查看编译后的设计单元5、将信号加入波形窗口6、运行仿真3、方法MODULEYIHUOA,B,CINPUTA,BOUTPUTCASSIGNCABENDMODULE测试程序MODULET_YIHUOREGA,BWIRECINITIALBEGINA0FOREVER20AAENDINITIALBEGINB0FOREVER30BBENDYIHUOU1A,B,CENDMODULE2、实验结果波形图3、分析和心得通过这次的实验，我基本熟悉MODELSIM软件，掌握了MODELSIM软件的编译、仿真方法。同时在编写程序的过程中，加深了我对课上所讲的HDL的语法的认识。实验二简单组合电路设计一、实验目的（1）掌握基于MODELSIM的数字电路设计方法（2）熟练掌握HDL程序的不同实现方法二、实验内容1、实验要求设计一个三人表决器（高电平表示通过），实验内容如下（1）三个人，一个主裁判，两个副裁判；（2）规则只要主裁判同意，输出结果为通过；否则，按少数服从多数原则决定是否通过。使用VERILOGHDL程序实现上述实验内容，并使用MODELSIM仿真。2、方法MODULETESTA,B,C,SINPUTA,B,COUTPUTSASSIGNSC|BENDMODULEMODULET_TESTREGA,B,CWIRESINITIALBEGINA0FOREVER10AAENDINITIALBEGINB0FOREVER20BBENDINITIALBEGINC0FOREVER40CCENDTESTU1A,B,C,SENDMODULE三、实验结果4、分析和心得通过本次实验，我掌握基于MODELSIM的简单数字电路设计方法，且尝试了用不同方法实现功能，三人表决器可以通过TESTBENCH测试程序实现，也可以利用ALWAYS模块实现，可见程序的设计思想是很重要的。实验三二进制全加器设计一、实验目的（1）熟悉VERILOGHDL元件例化语句的作用（2）熟悉全加器的工作原理（3）用VERILOGHDL语言设计四位二进制全加器，并仿真，下载验证其功能二、实验内容1、实验要求（1）用VERILOGHDL语言描述一位全加器，并使用MODELSIM仿真验证结果。（2）用VERILOGHDL元件例化语句实现四位全加器，MODELSIM仿真验证结果。（3）设计程序将加法结果分开输出，即十位数和个位数分别用四位数组表示。2、方法MODULEADD1A,B,C,S,SCINPUTA,B,COUTPUTS,SCASSIGNS,SCABCENDMODULEMODULEADD4AD1,AD2,C,SS,SCINPUT30AD1,AD2INPUTCOUTPUT30SSOUTPUTSCWIREC1,C2,C3ADD1U1AD10,AD20,C,SS0,C1ADD1U2AD11,AD21,C1,SS1,C2ADD1U3AD12,AD22,C2,SS2,C3ADD1U4AD13,AD23,C3,SS3,SCENDMODULE测试程序MODULET_ADD4REG30AD1,AD2REGCWIRESCWIRE30SSINITIALBEGINAD14B0FOREVER10AD1AD14B1ENDINITIALBEGINAD24B0FOREVER80AD2AD24B1ENDINITIALBEGINC4B0FOREVER640CC4B1ENDADD4F1AD1,AD2,C,SS,SCENDMODULE三、实验结果波形图四、分析和心得通过这次试验我熟悉了VERILOGHDL元件例化语句的作用，并且熟悉全加器的工作原理。在四位全加器的过程中，也了解了如何调用模块。实验四二进制计数器设计一、实验目的（1）熟悉VERILOGHDL时序电路的设计方法；（2）了解清零和使能的概念，以及同步清零和异步清零的区别（3）用VERILOGHDL语言设计二进制计数器，并仿真二、实验内容1、实验要求（1）编程实现二进制计数器并仿真。（2）编程实现十进制计数器，含同异步清零端和进位输出端，编程实现，并MODELSIM仿真。2、方法（1）二进制计数器MODULETESTOUT,COUNT,CLK,NRSTINPUTCLK,NRSTOUTPUT30OUT,COUNTREG30OUT,COUNTALWAYSPOSEDGECLKORNEGEDGENRSTBEGINIFNRSTBEGINOUT4B0COUNT1B0ENDELSEIFOUT4B0001BEGINOUT4B0000COUNTCOUNT1B1ENDELSEOUTOUT4B1ENDENDMODULE测试程序MODULET_TESTREGCLK,NRSTWIRE30OUT,COUNTINITIALBEGINCLK0FOREVER10CLKCLKENDINITIALBEGINNRST010NRST130NRST030NRST1ENDTESTU1OUT,COUNT,CLK,NRSTENDMODULE（2）十进制计数器MODULETESTOUT,COUNT,CLK,NRSTINPUTCLK,NRSTOUTPUT30OUT,COUNTREG30OUT,COUNTALWAYSPOSEDGECLKORNEGEDGENRSTBEGINIFNRSTBEGINOUT4B0COUNT1B0ENDELSEIFOUT4B1001BEGINOUT4B0000COUNTCOUNT1B1ENDELSEOUTOUT4B1ENDENDMODULEMODULET_TESTREGCLK,NRSTWIRE30OUT,COUNTINITIALBEGINCLK0FOREVER10CLKCLKENDINITIALBEGINNRST010NRST130NRST030NRST1ENDTESTU1OUT,COUNT,CLK,NRSTENDMODULE三、实验结果二进制波形图十进制波形图四、分析和心得本次实验熟悉了对TEXTBENCH程序的编写，可以更好的验证已知程序的正确性，同时熟悉VERILOGHDL时序电路的设计方法，掌握了同异步清零的区别和功能使用，学会了计数器的编写，把理论和实际相结合，非常实用。实验五基本IO实验一、实验目的（1）学习QUARTUS50的基本操作；（2）熟悉教学实验板的使用；（3）初步掌握VERILOG语言的设计输入，编译，仿真和调试过程。二、实验内容1、实验步骤（1）建立工程（2）建立文本文件（3）分配管脚（4）编译（5）仿真（6）下载（7）实验结果2、实验方法程序MODULETESTIOKEY1,LED1INPUTKEY1OUTPUTLED1ASSIGNLED1KEY1ENDMODULE管脚SET_GLOBAL_ASSIGNMENTNAMERESERVE_ALL_UNUSED_PINS“ASINPUTTRISTATED“SET_GLOBAL_ASSIGNMENTNAMEENABLE_INIT_DONE_OUTPUTOFFSET_LOCATION_ASSIGNMENTPIN_181TOLED1SET_