Verilog复习题

VERILOG复习题一、填空题1用EDA技术进行电子系统设计的目标是最终完成ASIC的设计与实现。2可编程器件分为CPLD和FPGA。3随着EDA技术的不断完善与成熟，自顶向下的设计方法更多的被应用于VERILOGHDL设计当中。4目前国际上较大的PLD器件制造公司有ALTERA和XILINX公司。5完整的条件语句将产生组合电路，不完整的条件语句将产生时序电路。6阻塞性赋值符号为，非阻塞性赋值符号为。7有限状态机分为MOORE和MEALY两种类型。8、EDA缩写的含义为电子设计自动化ELECTRONICDESIGNAUTOMATION9状态机常用状态编码有二进制、格雷码和独热码。10VERILOGHDL中任务可以调用其他任务和函数。11系统函数和任务函数的首字符标志为，预编译指令首字符标志为。12可编程逻辑器件的优化过程主要是对速度和资源的处理过程。13、大型数字逻辑电路设计采用的IP核有软IP、固IP和硬IP。二、选择题1、已知“A1B1B3B001”那么A,B（C）A4B0011B3B001C4B1001D3B1012、在VERILOG中，下列语句哪个不是分支语句（D）AIFELSEBCASECCASEZDREPEAT3、VERILOGHDL语言进行电路设计方法有哪几种（8分）自上而下的设计方法（TOPDOWN）自下而上的设计方法（BOTTOMUP）综合设计的方法4、在VERILOG语言中，A4B1011，那么2INPUTP,Q,R303INPUTP30,Q30,R304INPUT30P,30Q,03R5INPUT30P,Q,R11、请根据以下两条语句的执行，最后变量A中的值是_。REG70AA2HFF8B0000_00118H038B1111_11118B11111111三、简答题1、简要说明仿真时阻塞赋值与非阻塞赋值的区别非阻塞（NONBLOCKING赋值方式BAB的值被赋成新值A的操作,并不是立刻完成的，而是在块结束时才完成；块内的多条赋值语句在块结束时同时赋值；硬件有对应的电路。阻塞（BLOCKING赋值方式BAB的值立刻被赋成新值A；完成该赋值语句后才能执行下一句的操作；硬件没有对应的电路，因而综合结果未知。阻塞赋值是在该语句结束是立即完成赋值操作；非阻塞赋值是在整个过程块结束是才完成赋值操作。2、简述有限状态机FSM分为哪两类有何区别有限状态机的状态编码风格主要有哪三种根据内部结构不同可分为摩尔型状态机和米里型状态机两种。摩尔型状态机的输出只由当前状态决定，而次态由输入和现态共同决定；米里型状态机的输出由输入和现态共同决定，而次态也由输入和现态决定。状态编码主要有三种连续二进制编码、格雷码和独热码。3、简述基于数字系统设计流程包括哪些步骤包括五个步骤、设计输入将设计的结构和功能通过原理图或硬件描述语言进行设计或编程，进行语法或逻辑检查，通过表示输入完成，否则反复检查直到无任何错误。、逻辑综合将较高层的设计描述自动转化为较低层次描述的过程，包括行为综合，逻辑综合和版图综合或结构综合，最后生成电路逻辑网表的过程。、布局布线将综合生成的电路网表映射到具体的目标器件中，并产生最终可下载文件的过程。、仿真就是按照逻辑功能的算法和仿真库对设计进行模拟，以验证设计并排除错误的过程，包括功能仿真和时序仿真。、编程配置将适配后生成的编程文件装入到PLD器件的过程，根据不同器件实现编程或配置。4、简述VERILOGHDL编程语言中函数与任务运用有什么特点函数和任务都能独立完成相应电路功能，通过在同一模块中的调用实现相应逻辑电路功能。但它们又有以下不同、函数中不能包含时序控制语句，对函数的调用，必须在同一仿真时刻返回。而任务可以包含时序控制语句，任务的返回时间和调用时间可以不同。、在函数中不能调用任务，而任务中可以调用其它任务和函数。但在函数中可以调用其它函数或函数自身。、函数必须包含至少一个端口，且在函数中只能定义INPUT端口。任务可以包含0个或任何多个端口，且可以定义INPUT、OUTPUT和INOUT端口。、函数必须返回一个值，而任务不能返回值，只能通过OUTPUT或INOUT端口来传递执行结果。5、简述FPGA与CPLD两种器件应用特点。CPLD与FPGA都是通用可编程逻辑器件，均可在EDA仿真平台上进行数字逻辑电路设计，它们不同体现在以下几方面FPGA集成度和复杂度高于CPLD，所以FPGA可实现复杂逻辑电路设计，而CPLD适合简单和低成本的逻辑电路设计。、FPGA内主要由LUT和寄存器组成，倾向实现复杂时序逻辑电路设计，而CPLD内主要由乘积项逻辑组成，倾向实现组合逻辑电路设计。、FPGA工艺多为SRAM、FLASH等工艺，掉电后内信息消失，所以该类型需外配存储器，而CPLD工艺多为EEPROM等工艺，掉电后信息不消失，所以不用外配存储器。、FPGA相对CPLD成本高，但都可以在内都镶嵌硬核和软核，实现片上系统功能。四、计算题1、利用有限状态机，以格雷码编译方式设计一个从输出信号序列中检测出101信号的电路图，其方块图、状态图和状态表如图表示。DIN0DIN1S000SO,OS1,0S101S2,0S1,0S211S0,0S1,1下一状态NS和输出QOUT目前状态CSMODULEMELAYCLK,DIN,RESET,QOUTINPUTCLK,RESETINPUTDINOUTPUTQOUTREGQOUTPARAMETER10S02B00,S12B01,S22B11REG10CSREG10NSALWAYSPOSEDGECLKORPOSEDGERESETBEGINIFRESET1B01CSS0ELSECSNSENDALWAYSCSORDINBEGINCASECSS0BEIGNIFDIN1B0BEGINNSS0QOUT1B0ENDELSEBEGINNSS1QOUT1B0ENDENDS1BEGINIFDIN1B0BEGINNSS2QOUT1B0ENDELSEBEGINNSS1QOUT1B0ENDENDS2BEIGNIFDIN1B0BEGINNSS0QOUT1B0ENDELSEBEGINNSS1QOUT1B0ENDENDENDCASEENDENDMODULE2、程序注解，并说明整个程序完成的功能。MODULEAAAA,BOUTPUTA；INPUT60B；REG20SUMINTEGERIREGA；ALWAYSBBEGINSUM0FORI0I6II1IFBISUMSUM1IFSUM2A1ELSEA0ENDENDMODULE这是一个7人表决器电路，只要有4人赞成即可通过。3、设计一个带有异步复位控制端和时钟使能控制端的10进制计数器。端口设定如下输入端口CLK时钟，RST复位端，EN时钟使能端，LOAD置位控制端，DIN置位数据端；输出端口COUT进位输出端，DOUT计数输出端。MODULECNT10CLK,RST,EN,LOAT,COUT,DOUT,DATAINPUTCLKINPUTENINPUTRSTINPUTLOADINPUT30DATAOUTPUT30DOUTOUTPUTCOUTREG30Q1REGCOUTASSIGNDOUTQ1ALWAYSPOSEDGECLKORNEGEDGERSTBEGINIFRSTQ10ELSEIFENBEGINIFLOATQ1DATAELSEIFQ19Q1Q11ELSEQ14B0000ENDENDALWAYSQ1IFQ14H9COUT1B1ELSECOUT1B0ENDMODULE4、下面是通过CASE语句实现四选一电路部分程序，将横线上的语句补上，使程序形成完整功能。CASES1,S02B00OUTI02B01OUTI12B10OUTI22B11OUTI33、标注各语句功能，指出整个程序完成的电路功能。/带同步清0/同步置1低电平有效的D触发器MODULEDFF_SYNQ,QN,D,CLK,SET,RESET/定义模块为DIFF_SYN,端口为Q,QN,D,CLK,SET,RESETINPUTD,CLK,SET,RESETOUTPUTREGQ,QN/定义端口D,CLK,SET,RESET为输入端口,REG,Q,QN为输出端口ALWAYSPOSEDGECLK/对CLK信号上升沿有效BEGINIFRESETBEGINQ1B0QN1B1END/同步清零,低电平有效ELSEIFSETBEGINQ1B1QN1B0END/同步置位,低电平有效ELSEBEGINQDQNDEND/Q输出为D,QN输出为非DENDENDMODULE/模块结束4、根据图3给定的两个2位全加器信号关系及实现的4位全加器功能部分程序，在下列部分程序中的横线上填入必要语句，实现4位全加器的完整功能。5、5、根据下列给定的仿真输入输出波形图2，说明完成此功能的电路是什么功能电路并写出对应的VERILOGHDL描述程序（图中CLK,CLR为输入，Q,C为输出）。4进制加法计数器2位加法器AIBICISUMCOUT2位加法器AIBICISUMCOUTSUM432COUT4A10B10CC0A32B32SUM410图3/底层4位全加器程序MODULEADD2AI,BI,CI,SUM,COUTINPUT10AI,BIINPUTCIOUTPUT10SUMREG10SUMOUTPUTCOUTREGCOUTALWAYSAI,BI,CICOUT,SUMAIBICIENDMODULE/顶层8位全加器程序MODULEFADD4A,B,C,SUM4,COUT4INPUT30A,BINPUTCOUTPUT30SUM4OUTPUTCOUT4WIREC0ADD4U1A10,B10,C,SUM410,C0ADD4U2A30,B30,C0,SUM430,COUN4ENDMODULEMODULECOUNTERCLK,CLR,Q,CINPUTCLK,CLROUTPUTRET10QOUTPUTCALWAYSPOSEDGECLKORNEGEDGECLRBEGINIFCLRQ2H0ELSEBEGINIF2H3QQ2H0ELSEQQ2H1ENDENDASSIGNC2H3QENDMODULE6、采用结构描述方法设计一个二进制数字半加器，输入数据AI与BI，并将和输出到SO，进位输出到CO，给出详细设计过程。输入输出AIBISOCO0000011010101101由输入输出逻辑表达式，采用与门AND和异或门XOR进行结构描述的程序如下（6分）MODULEHADDAI,BI,SO,COINPUTAI,BIOUTPUTSO,COXORSO,SI,CIANDCO,AI,BIENDMODULE6、采用结构描述方法设计一个二进制数字比较器，比较输入数据A与B的大小，并分别输出到X，Y和Z，给出详细设计过程。AIBCOBIAIBIIASO,BAZYABX,NOTNOT_A,ANOTNOT_B,BANDAB,A,BANDNOT_AB,NOT_A,NOT_BORX,AB,NOT_ABANDY,NOT_A,BANDZ,A,NOT_B7、采用结构描述方法设计一个3人竞选数字电路，输入数据20X，要求2人以上为1表示通过，且输出为Y为1，否则输出相反，给出详细设计过程。MODULETHREE1X,YINPUT20XOUTPUTYYAWIREA,B,CANDA,X0,X1ANDB,X1,X2ANDC,X1,X0ORY,A,B,CENDMODULE一、填空题（10分,每小题1分）1用EDA技术进行电子系统设计的目标是最终完成ASIC的设计与实现。2可编程器件分为FPGA和CPLD。3随着EDA技术的不断完善与成熟，自顶向下的设计方法更多的被应用于VERILOGHDL设计当中。4目前国际上较大的PLD器件制造公司有ALTERA和XILINX公司。5完整的条件语句将产生组合电路，不完整的条件语句将产生时序电路。6阻塞性赋值符号为，非阻塞性赋值符号为。二、选择题10分，每小题2分1大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是C。AFPGA全称为复杂可编程逻辑器件；BFPGA是基于乘积项结构的可编程逻辑器件；C基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D在ALTERA公司生产的器件中，MAX7000系列属FPGA结构。2基于EDA软件的FPGA/CPLD设计流程为原理图/HDL文本输入综合_适配编程下载硬件测试。正确的是B。功能仿真时序仿真逻辑综合配置分配管脚ABCD3子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化B。流水线设计资源共享逻辑优化串行化寄存器配平关键路径法ABCD4下列标识符中，_A_是不合法的标识符。A9MOONBSTATE0CNOT_ACK_0DSIGNALL5下列语句中，不属于并行语句的是_D_A过程语句BASSIGN语句C元件例化语句DCASE语句三、EDA名词解释（10分）写出下列缩写的中文含义ASICRTLFPGASOPCCPLDLPMEDAIEEEIPISP四、简答题（10分）1简要说明仿真时阻塞赋值与非阻塞赋值的区别（本题4分）。2简述有限状态机FSM分为哪两类有何区别有限状态机的状态编码风格主要有哪三种FSM的三段式描述风格中，三段分别描述什么（本题6分）五、程序注解（20分,每空1分）MODULEAAAA,BOUTPUTAINPUT60BREG20SUMINTEGERIREGAALWAYSBBEGINSUM0FORI0I6II1IFBISUMSUM1IFSUM2A1ELSEA0ENDENDMODULE本程序的逻辑功能是。四、VERILOGHDL语言编程题（1、2小题10分，3小题20分）要求写清分析设计步骤和注释。1试用VERILOGHDL描述一个带进位输入、输出的8位全加器。端口A、B为加数，CI为进位输入，S为和，CO为进位输出2编写一个带异步清零、异步置位的D触发器。端口CLK为时钟，D为输入，CLK为清零输入端，SET为置位输入端；Q输出端。3设计一个带有异步复位控制端和时钟使能控制端的10进制计数器。端口设定如下输入端口CLK时钟，RST复位端，EN时钟使能端，LOAD置位控制端，DIN置位数据端；输出端口COUT进位输出端，DOUT计数输出端。一、填空题（每空2分，共20分）1、ASIC2、FPGA和CPLD。3、自顶向下4、ALTERA和XILINX5、组合时序6、二、选择题10分，每小题2分1、C2、B3、B4、A5、D三、EDA名词解释（10分）ASIC专用集成电路RTL寄存器传输级FPGA现场可编程门阵列SOPC可编程片上系统CPLD复杂可编程逻辑器件LPM参数可定制宏模块库EDA电子设计自动化IEEE电子电气工程师协会IP知识产权核ISP在系统可编程四、简答题（10分）1、简要说明仿真时阻塞赋值与非阻塞赋值的区别（本题4分）。答非阻塞（NONBLOCKING赋值方式BAB的值被赋成新值A的操作,并不是立刻完成的，而是在块结束时才完成；块内的多条赋值语句在块结束时同时赋值；硬件有对应的电路。阻塞（BLOCKING赋值方式BAB的值立刻被赋成新值A；完成该赋值语句后才能执行下一句的操作；硬件没有对应的电路，因而综合结果未知。2、简述有限状态机FSM分为哪两类有何区别有限状态机的状态编码风格主要有哪三种FSM的三段式描述风格中，三段分别描述什么（本题6分）答MEARLY型，MOORE型；前者与输入与当前状态有关，而后者只和当前状态有关；BINARY，GRAY，ONEHOT编码；分别为状态保存，状态切换，输出；五、程序注解（20分,每空1分）MODULEAAAA,B定义模块名为AAA，端口为A，BOUTPUTA定义A为输出端口INPUT60B定义B为输出端口，B为7位二进制数REG20SUMSUM为REG型变量，用于统计赞成的人数INTEGERI定义整型变量I为循环控制变量REGA定义A为寄存器变量ALWAYSB过程语句，敏感变量为BBEGIN语句块SUM0SUM初值为0FORI0I6II1FOR语句，统计B为1的个数IFBI条件语句SUMSUM1只要有人投赞成票，则SUM加1IFSUM2A1若超过4人赞成，则表决通过ELSEA0若不到4人，则不通过ENDENDMODULE本程序的逻辑功能是7人投票表决器。六、VERILOGHDL编程题（1、2小题10分，3小题20分）要求写清分析设计步骤和注释。1试用VERIL