HDL四人抢答器报告

河海大学计算机与信息学院（常州）课程设计报告题目四人抢答器电路设计专业、学号0862610122授课班号275805学生姓名潘德志指导教师梁瑞宇完成时间20100905河海大学本科课程设计报告1河海大学本科课程设计报告2课程设计（报告）任务书（理工科类）、课程设计（报告）题目四人抢答器电路设计、课程设计（论文）工作内容一、课程设计目标1、培养综合运用知识和独立开展实践创新的能力；2、通过完成四人抢答器电路设计，使学生不但能够将课堂上学到的理论知识与实际应用结合起来，而且能够对分析、解决实际的数字电路问题进一步加深认识，为今后能够独立进行某些数字应用系统的开发设计工作打下一定的基础。3、通过搭建调试电路，进一步熟悉相关仪器设备的使用。4、通过VERILOG程序的编写，进一步熟悉VERILOG的语法知识。5、规范化训练学生撰写技术研究报告，提高书面表达能力。二、研究方法及手段应用1、将任务分成若干模块，查阅相关论文资料，分模块调试和完成任务；2、遇到本组内解决不了的问题，及时和其他小组交流或询问老师。3、进行模块调试时，根据试验箱上现象的不同及时调整相关程序的内容。三、课程设计预期效果1、完成实验环境搭建；2、实现一四人抢答器，有人抢答成功后，其他人再抢答无效；3、通过蜂鸣器响1秒来提示抢答成功，并在数码管上显示抢答者的序号；4、主持人通过按键清除抢答信息，并开始30秒的答题倒计时，当倒计时结束时，通过蜂鸣器响1秒来提示回答问题时间到，此时可以开始新一轮的抢答；学生姓名潘德志专业年级08电信一班河海大学本科课程设计报告3摘要现场总线（FIELDBUS）是20世纪80年代末、90年代初国际上发展形成的，用于过程自动化、制造自动化、楼宇自动化等领域的现场智能设备互连通讯网络。它作为工厂数字通信网络的基础，沟通了生产过程现场及控制设备之间及其与更高控制管理层次之间的联系。它不仅是一个基层网络，而且还是一种开放式、新型全分布控制系统。这项以智能传感、控制、计算机、数字通讯等技术为主要内容的综合技术，已经受到世界范围的关注，成为自动化技术发展的热点，并将导致自动化系统结构与设备的深刻变革。国际上许多实力、有影响的公司都先后在不同程度上进行了现场总线技术与产品的开发。现场总线设备的工作环境处于过程设备的底层，作为工厂设备级基础通讯网络，要求具有协议简单、容错能力强、安全性好、成本低的特点具有一定的时间确定性和较高的实时性要求,还具有网络负载稳定，多数为短帧传送、信息交换频繁等特点。由于上述特点，现场总线系统从网络结构到通讯技术，都具有不同上层高速数据通信网的特色硬件描述语言是一门技术性、应用性很强的学科，实验课教学是它的一个极为重要的环节。不论理论学习还是实际应用，都离不开实验课教学。如果不在切实认真地抓好学生的实践技能的锻炼上下功夫，单凭课堂理论课学习，势必出现理论与实践脱节、学习与应用脱节的局面。设计四人抢答器电路的目的就是让同学们在理论学习的基础上，通过实际电路的设计，使学生不但能够将课堂上学到的理论知识与实际应用结合起来，而且能够对分析、解决实际的数字电路问题进一步加深认识，为今后能够独立进行某些数字应用系统的开发设计工作打下一定的基础。四人抢答器电路设计的主要问题在于各个模块的正确分配，从而使设计出的电路更加符合要求。为了使各个模块能够正确分配，在程序开始设计之前，必须反复推敲本组的设计方案并设计好各个模块的方框图。如果一切都设计好之后，那么最后的电路会具有抢答第一信号鉴别和锁存功能、主持人清屏功能、30秒倒计时功能、蜂鸣器报警功能。河海大学本科课程设计报告4【关键词】四人抢答器电路设计模块方框图程序设计ABSTRACT“HARDWAREDESCRIPTIONLANGUAGE“ISATECHNICAL,APPLIEDASTRONGDISCIPLINEEXPERIMENTALTEACHINGISTHATITSAVERYIMPORTANTPARTREGARDLESSOFTHEORETICALSTUDYORPRACTICALAPPLICATION,AREINSEPARABLEFROMTHEEXPERIMENTALTEACHINGIFYOUDONOTTRULYGRASPSERIOUSPRACTICALSKILLSTRAININGOFSTUDENTSWORKHARD,STUDYALONECLASSROOMTHEORYCOURSE,THEORYANDPRACTICEWILLINEVITABLYARISEOUTOFTOUCH,OUTOFLINELEARNINGANDAPPLICATIONOFTHESITUATIONFOURANSWERINCIRCUITDESIGNPURPOSEISTOALLOWSTUDENTSTOSTUDYINTHETHEORETICALBASIS,THROUGHACTUALCIRCUITDESIGN,STUDENTSNOTONLYTOTHECLASSROOMTHETHEORETICALKNOWLEDGEANDPRACTICALAPPLICATIONOFINTEGRATEDANDABLETOANALYZEANDSOLVEPRACTICALFURTHERDEEPENUNDERSTANDINGOFDIGITALCIRCUITPROBLEMFORTHEFUTURECANBEINDEPENDENTOFCERTAINDIGITALAPPLICATIONSYSTEMDEVELOPMENTANDDESIGNWORKHASLAIDAFOUNDATIONRESPONDERFOUR河海大学本科课程设计报告5MAJORCIRCUITDESIGNPROBLEMISTHECORRECTDISTRIBUTIONOFEACHMODULE,SOTHATTHECIRCUITDESIGNMOREINLINEWITHREQUIREMENTSINORDERTOCORRECTLYASSIGNEACHMODULE,BEFORETHEBEGINNINGOFTHEPROCEDUREDESIGNEDTOBEREPEATEDLYREFINEDTHEDESIGNOFTHISGROUPANDTODESIGNAGOODBLOCKDIAGRAMOFEACHMODULEIFADESIGNIS,AFTERALL,THELASTOFTHECIRCUITWILLHAVETHEANSWERINTHEFIRSTSIGNALTOIDENTIFYANDLATCHFUNCTION,THEHOSTCLEARSCREENFUNCTION,30SECONDCOUNTDOWNFUNCTION,ABUZZERALARMINGFUNCTION【KEYWORDS】FOURRESPONDERCIRCUITDESIGNMODULEBLOCKDIAGRAMPROGRAMMING河海大学本科课程设计报告6第一章系统设计第一节课题目标及总体方案随着VERILOG数字系统设计教程的进一步学习，我们应该具备独立设计一个小系统的能力。此次四人抢答器电路设计有以下几个目标（1）实现一四人抢答器，有人抢答成功后，其他人再抢答无效；（2）通过蜂鸣器响1秒来提示抢答成功，并在数码管上显示抢答者的序号；（3）主持人通过按键清除抢答信息，并开始30秒的答题倒计时，当倒计时结束时，通过蜂鸣器响1秒来提示回答问题时间到，此时可以开始新一轮的抢答；我们设计的总体方案是将整个任务分成3个模块即分频模块、抢答模块、倒计时并报警模块。产生1HZ和1KHZ的时钟信号分频模块（CLKGEN）鉴别抢答成功者序号并译码显示抢答模块（QIANGDA）抢答选手抢答按键输入DIN1，DIN2，DIN3，DIN4进行30秒的倒计时（译码显示），倒计时结束时，蜂鸣器响1S提示答题时间结束倒计时模块（DAOJISHI）主持人控制，清屏按键，倒计时复位开关倒计时控制开关河海大学本科课程设计报告7第二节设计框图说明一、分频模块因为试验箱上的时钟是50M的，而倒计时模块中要用到1HZ和1KHZ的时钟，所以要对50M时钟进行分频产生1HZ和1KHZ的时钟，分频模块程序如下MODULECLKGENRESET,CLOCK,CLK1K,CLK1HZINPUTRESET,CLOCKOUTPUTCLK1K,CLK1HZREGCLK1KREGCLK1HZREG240COUNT1REG140COUNT2ALWAYSPOSEDGECLOCKORPOSEDGERESETBEGINIFRESETCOUNT15D30COUNT5B10101/2130BEGINSHI5B01011/1120BEGINSHI5B00001/110BEGINSHI5D30COUNT5D30COUNTCOUNT；后问题得以解决。两个主要模块都调试成功后，我们试着把两个模块加载一起调试，刚开始是总是提示WEI和DUAN两个输出量被赋予了多个值，经过我们仔细查找后发现问题在于抢答模块和倒计时模块中都把WEI和DUAN作为了输出量，从而出现了上面的问题。经过我们小组讨论后决定使用两组不同的数码管，这才有了倒计时模块中WEI1和DUAN1这两个输出量。使用两组数码管后，问题得以解决，整个系统可以正常工作了。第二节调试结果抢答模块调试成功后的结果河海大学本科课程设计报告16图21倒计时调试成功后的结果图22河海大学本科课程设计报告17整个系统调试成功后的结果图23河海大学本科课程设计报告18心得体会由于本次实验要用QUARTUS软件，对软件不熟悉导致了许多错误和问题的发生。通过这次实验，我不但熟悉了QUARTUS软件，也了解了开发的最基本流程和方法，也进一步加深了对VERILOG编程语言的理解。在此次硬件课设的过程中，我们越来越认识到一点，编程对项目实现有着至关重要的，我们在硬件开发的过程中更应该重视编程，将编程看作是完善开发的不可缺少的一部分。在一次次的反复设计、论证和测试中，提高了逻辑分析能力、全面分析问题的能力以及发现问题、解决问题的能力。虽然设计过程非常烦琐，但这也磨练了我的意志。通过对各方面资料的收集，我的知识面也进一步拓宽了。同时，我也发现了自己的不足，像语言表达还比较差，不能更清楚地表达自己的意思，逻辑分析能力虽有提高，但还不够，编程能力还不足，有些预先的想法都未能实现。但发现问题也是好事，能使我们在这些方面多努力，加以改进。在系统的结构设计上也还有很长的路需要走，这是需要时间去积累的。总之，虽然完成本次硬件课设的实现经历了不少困难，但是我各方面都获得很大的收获。河海大学本科课程设计报告19参考文献1夏宇闻第二版VERILOG数字系统设计教程北京北京航空航天大学出版社，20082杨晓慧杨旭编著FPGA系统设计与实例北京人民邮电出版社，20103罗杰谢自美编著电子线路设计、实验、测试北京电子工业出版社，20084杜慧敏李宥谋赵全良编著基于VERILOG的FPGA设计基础西安西安电子科技大学，2006河海大学本科课程设计报告20附录一、软件程序编写MODELSIM61F硬件下载调试QUARTUSII二、硬件CYCLONE芯片开发板【FPGA/SOPO实验箱】三、EDA实验箱引脚说明1、时钟引脚分配PIN28；2、系统频率50MHZ；3、拨码开关上拨为0，下拨为1；开关开关1开关2开关3开关4开关5开关6开关7开关8引脚PIN64PIN65PIN66PIN67PIN68PIN73PIN74PIN754、按键开关往下按为0，初始为1；河海大学本科课程设计报告21开关KEY1KEY2KEY3KEY4KEY5KEY6KEY7KEY8RESET引脚PIN64PIN65PIN66PIN67PIN68PIN73PIN74PIN75PIN765、8个LED对应的引脚分配LEDLED1LED2LED3LED4LED5LED6LED7LED8引脚PIN2PIN1PIN61PIN62PIN63PI