verilog时钟

数字系统课程实习报告设计题目基于FGPA数字钟院系XXXXXX专业班级XXXXX姓名学号XXXXXXXXX指导教师XXXXXXXXX设计时间2013年6月目录一、设计题目1二、设计任务与要求1三、基于VERILOGHDL语言的电路设计、仿真与综合3（一）顶层模块3（二）子模块41分频器42控制器和计数器53显示器84引脚分布115下载到FPGA开发板上验证12四、总结体会13参考文献151一、设计题目基于FGPA数字钟二、设计任务与要求11设计一个多功能数字时钟，具有时分秒计数显示、闹钟、整点报时、校时校分功能。12能够在分有进位时进行整点报时。13能够利用按键实现对闹钟时间的设定并在当前显示时间到时后能够进行闹钟提示。14能够利用按键实现“校时”、“校分”功能，随时对数码管的显示进行校正和校对。15数字中系统主要由系统时钟，功能按键，FPGA，数码管和蜂鸣器部分组成。端口名使用模块信号对应FPGA管脚说明S1按键开关S124调整小时S2按键开关S227调整分钟RST按键开关S8130复位2LEDAG0数码管模块A段61LEDAG1数码管模块B段63LEDAG2数码管模块C段64LEDAG3数码管模块D段67LEDAG4数码管模块E段68LEDAG5数码管模块F段69LEDAG6数码管模块G段70时间显示BITE0数码管选择位884BITE1数码管选择位174BITE2数码管选择位275BITE3数码管选择位3763BITE4数码管选择位477BITE5数码管选择位580BITE6数码管选择位681BITE7数码管选择位782CP脉冲源2350MHZ脉冲三、基于VERILOGHDL语言的电路设计、仿真与综合（一）顶层模块本程序采用结构化设计方法，将其分为彼此独立又有一定联系的三个模块，如图1所示4图1顶层结构框图（二）子模块1分频器分频器的作用是对50MHZ的系统时钟信号进行分频，得到频率为1KHZ和1HZ的信号，分别作为显示器的输入信号和时钟的输入信号，如图2所示图2分频器源程序如下MODULEFENPINQICP,CP_1HZ,CP_1KHZINPUTCPOUTPUTCP_1HZ,CP_1KHZREGCP_1HZ,CP_1KHZINTEGERCNT0,CNT10ALWAYSPOSEDGECPBEGIN/CNT49999999IFCNT49999999BEGINCP_1HZ1B0CNTCNT1ENDELSEBEGINCP_1HZ1B1CNT0ENDENDALWAYSPOSEDGECP5BEGIN/CNT14999IFCNT14999BEGINCP_1KHZ1B0CNT1CNT11ENDELSEBEGINCP_1KHZ1B1CNT10ENDENDENDMODULE功能仿真波形如图3所示图3分频器仿真波形2控制器和计数器控制器的作用是，调整小时和分钟的值，并能实现清零功能。计数器的作用是实现分钟和秒钟满60进1，小时则由23跳到00，如图4所示图4控制器和计数器源程序如下6MODULEKONGZHIQICP_1HZ,S1,S2,RET,HOUR,MINUTE,SECONDINPUTCP_1HZ,S1,S2,RETOUTPUT50HOUROUTPUT50MINUTEOUTPUT50SECONDREG50HOURREG50MINUTEREG50SECONDREGR1,R2,R8ALWAYSPOSEDGECP_1HZBEGINIFS10BEGINR11ENDIFS20BEGINR21ENDIFRET0BEGINR81ENDIFR11BEGINIFHOUR6B11_000HOURHOUR6B1BEGINIFHOUR6B11_000HOUR0ENDR10ENDIFR21BEGINIFMINUTE6B111_100MINUTEMINUTE6B1IFMINUTE6B111_100BEGINMINUTE0END7R20ENDIFSECOND6B1111_00BEGINSECONDSECOND6B1ENDIFR81MINUTE0SECOND0R80ENDIFHOUR6B101_11MINUTE6B0SECOND6B0ENDIFHOUR6B101_11MINUTE6B0SECOND6B0ENDIFMINUTE6B1110_11SECOND6B0ENDENDENDMODULE功能仿真波形如图5所示8图5控制器和计数器仿真波形3显示器显示器的作用是将时分秒的值在数码管上依次显示出来。从分频器输出的1KHZ的信号作为数码管的扫描信号。SEL表示三个数码管选择位，它的取值表示八个数码管，从左至右依次是111000。LEDGA表示七段数码管，它的取值决定特定位数上显示的数字，如图6所示图6显示器源程序如下MODULEXIANSHIQICPOUT,HOUR,MINUTE,SECOND,SEL,LEDAGINPUTCPOUTINPUT50HOURINPUT50MINUTEINPUT50SECONDOUTPUT20SELOUTPUT60LEDAG9REG20SELREG60LEDREG30SHIWEI1,GEWEI1,SHIWEI2,GEWEI2,SHIWEI3,GEWEI3ALWAYSPOSEDGECPOUTBEGINSHIWEI1HOUR/10GEWEI1HOUR10SHIWEI2MINUTE/10GEWEI2MINUTE10SHIWEI3SECOND/10GEWEI3SECOND10IFSEL3B000/判断位选SEL的值，并将此位上的值输出到数码管CASESHIWEI14B0000LED7B1000_0004B0001LED7B1111_0014B0010LED7B0100_1004B0011LED7B0110_0004B0100LED7B0011_0014B0101LED7B0010_0104B0110LED7B0000_0104B0111LED7B1111_0004B1000LED7B0000_0004B1001LED7B0010_000DEFAULTLED7B1111_111ENDCASEIFSEL3B001CASEGEWEI14B0000LED7B1000_0004B0001LED7B1111_0014B0010LED7B0100_1004B0011LED7B0110_0004B0100LED7B0011_0014B0101LED7B0010_0104B0110LED7B0000_0104B0111LED7B1111_0004B1000LED7B0000_0004B1001LED7B0010_000DEFAULTLED7B1111_111ENDCASEIFSEL3B010LED7B1111_111IFSEL3B011CASESHIWEI24B0000LED7B1000_000104B0001LED7B1111_0014B0010LED7B0100_1004B0011LED7B0110_0004B0100LED7B0011_0014B0101LED7B0010_0104B0110LED7B0000_0104B0111LED7B1111_0004B1000LED7B0000_0004B1001LED7B0010_000DEFAULTLED7B1111_111ENDCASEIFSEL3B100CASEGEWEI24B0000LED7B1000_0004B0001LED7B1111_0014B0010LED7B0100_1004B0011LED7B0110_0004B0100LED7B0011_0014B0101LED7B0010_0104B0110LED7B0000_0104B0111LED7B1111_0004B1000LED7B0000_0004B1001LED7B0010_000DEFAULTLED7B1111_111ENDCASEIFSEL3B101LED7B1111_111IFSEL3B110CASESHIWEI34B0000LED7B1000_0004B0001LED7B1111_0014B0010LED7B0100_1004B0011LED7B0110_0004B0100LED7B0011_0014B0101LED7B0010_0104B0110LED7B0000_0104B0111LED7B1111_0004B1000LED7B0000_0004B1001LED7B0010_000DEFAULTLED7B1111_111ENDCASEIFSEL3B111CASEGEWEI3114B0000LED7B1000_0004B0001LED7B1111_0014B0010LED7B0100_1004B0011LED7B0110_0004B0100LED7B0011_0014B0101LED7B0010_0104B0110LED7B0000_0104B0111LED7B1111_0004B1000LED7B0000_0004B1001LED7B0010_000DEFAULTLED7B1111_111ENDCASESELSEL3D1ENDASSIGNLEDAGLEDENDMODULE功能仿真波形如图7所示图7显示器仿真波形4引脚分布如图8所示图8管脚分布125下载到FPGA开发板上验证下载方法（1）工程文件建立完成后，点击运行。图41（2）运行成功后，生成网络表。42（3）网络表生成后，打开下载。13图43（4）选择文件后点击开始。图44四、总结体会这次课程设计虽然只有短短的十几天，但我的收获却很大。通过这次实习，我掌握了FGPA设计的基本流程，领会了自顶而下结构化设计的优点，并具备了初步的FGPA程序设计能力。我感觉，这个程序最难的地方在于顶层模块的设计，因为14顶层模块需要将各个子模块按照电路原理有机地结合起来，这需要扎实的理论功底，而这正是我所欠缺的。相比而言，子模块的设计就容易多了，因为VERILOG语言和C语言有很多相似之处，只要明白了实验原理，就不难完成，水平的高下只体现在程序的简洁与否。VERILOG源程序的编写很容易出现错误，这就需要耐心的调试。因为很多情况下，一长串的错误往往是由一个不经意的小错误引起的。当程序屡调屡错的时候，最好和其他同学沟通交流一下，他们不经意的一句话，就可能给我启发，使问题迎刃而解。这次实习，给我感触最深的还是行为态度问题。人的能力有大