二、ARM体系结构ppt课件

ARM微处理器及其硬件体系结构,1.1硬件基础,1、冯诺依曼体系结构模型,1,2、冯诺依曼体系的特点,1）数据与指令都存储在存储器中2）被大多数计算机所采用3）ARM7冯诺依曼体系,2,3、哈佛体系结构,3,4、哈佛体系结构的特点,1）程序存储器与数据存储器分开2）提供了较大的数存储器带宽3）适合于数字信号处理4）大多数DSP都是哈佛结构5）ARM9是哈佛结构,4,5、CISC：复杂指令集（ComplexInstructionSetComputer）具有大量的指令和寻址方式8/2原则：80%的程序只使用20%的指令大多数程序只使用少量的指令就能够运行。6、RISC：精简指令集（ReducedInstructionSetComputer)在通道中只包含最有用的指令确保数据通道快速执行每一条指令使CPU硬件结构设计变得更为简单,5,为增加处理器指令流的速度，ARM7系列使用3级流水线.允许多个操作同时处理，而非顺序执行。,！PC指向正被取指的指令，而非正在执行的指令！,7、流水线技术：几个指令可以并行执行提高了CPU的运行效率内部信息流要求通畅流动,6,该例中用6个时钟周期执行了6条指令所有的操作都在寄存器中（单周期执行）指令周期数(CPI)=1,8、最佳流水线,7,9、超标量执行,超标量CPU采用多条流水线结构,8,10、高速缓存（CACHE）,1、为什么采用高速缓存微处理器的时钟频率比内存速度提高快得多，高速缓存可以提高内存的平均性能。2、高速缓存的工作原理高速缓存是一种小型、快速的存储器，它保存部分主存内容的拷贝。,9,11、总线和总线桥,10,12、存储器系统,RAM：随机存取存储器SRAM：静态随机存储器DRAM：动态随机存储器,1）SRAM比DRAM快2）SRAM比DRAM耗电多3）DRAM存储密度比SRAM高得多4）DRAM需要周期性刷新ROM：只读存储器FLASH：闪存,11,1.2ARM7处理器内核,ARM7TDMI特性3级流水线冯.诺依曼架构CPI(CyclePerInstruction)约为1.9T-Thumb架构扩展,提供两个独立指令集：ARM指令，均为32位Thumb指令，均为16位D-内核具有Debug扩展结构M增强乘法器(32x8)支持64位结果.I-EmbeddedICE逻辑,1、ARM7TDMI处理器,12,1.3ARM架构,1、数据和指令类型,ARM采用的是32位架构.ARM约定:Byte：8bitsHalfword：16bits(2byte)Word:32bits(4byte)大部分ARMcore提供：ARM指令集（32-bit）Thumb指令集（16-bit）Jazellecores支持Javabytecode,13,2、处理器工作模式（ARM有7个）,User(用户模式):非特权模式，大部分任务执行在这种模式FIQ(快速中断模式):高优先级（fast)中断产生时将会进入这种模式IRQ(中断模式):低优先级（normal)中断产生时将会进入这种模式Supervisor(管理员模式):当复位或软中断指令执行时将会进入这种模式Abort(中止模式):当存取（数据和指令）异常时将会进入这种模式Undef(未定义模式):当执行未定义指令时会进入这种模式System(系统模式):使用和User模式相同寄存器集的特权模式,特权模式=异常模式+System,14,3、ARM寄存器(37),当前可见寄存器,30个通用32位寄存器，1个程序计数器PC6个状态寄存器,2,15,ThumbstateLowregisters,ThumbstateHighregisters,Note:System模式使用user模式寄存器集,寄存器组织,16,ARM寄存器名称,ARM有37个32-Bits长的寄存器.1个用作PC(programcounter)(r15)1个用作CPSR(currentprogramstatusregister)5个用作SPSR(savedprogramstatusregisters)30个通用寄存器当前处理器的模式决定着哪组寄存器可操作.任何模式都可以存取：相应的r0-r12子集相应的r13(thestackpointer,sp)andr14(thelinkregister,lr)相应的r15(theprogramcounter,pc)相应的CPSR(currentprogramstatusregister,cpsr)特权模式(除system模式的异常模式)还可以存取；相应的spsr(savedprogramstatusregister),17,4、程序状态寄存器,条件位：N=NegativeresultfromALUZ=ZeroresultfromALUC=ALUoperationCarriedoutV=ALUoperationoVerflowedQ位：仅ARM5TE/J架构支持指示饱和状态J位仅ARM5TE/J架构支持J=1:处理器处于Jazelle状态,中断禁止位：I=1:禁止IRQ.F=1:禁止FIQ.TBit仅ARMxT架构支持T=0:处理器处于ARM状态T=1:处理器处于Thumb状态Mode位：处理器模式位,说明,18,5、程序指针PC（r15）,当处理器执行在ARM状态:所有指令32bits宽所有指令必须word对齐所以pc值由bits31:2决定,bits1:0未定义(所以指令不能halfword/byte对齐).当处理器执行在Thumb状态:所有指令16bits宽所有指令必须halfword对齐所以pc值由bits31:1决定,bits0未定义(所以指令不能byte对齐).当处理器执行在Jazelle状态:所有指令8bits宽处理器执行word存取一次取4条指令,19,6、存储器模式,大端模式(高对低）最高位字节保存在最低位地址字由最低位字节的字节地址寻址,小端模式（低对低）最低位字节保存在最低位地址字由最低位字节的字节地址寻址,20,1.4异常,1、什么是异常？,内部或外部中断源产生并引起处理器处理一个事件，如外部中断或试图执行未定义指令都会引起异常。处理异常之前必须保留处理器的状态,2、异常类型FIQ(FastInterruptReQuest)IRQ(InterruptReQuest)未定义指令预取中止数据中止复位软件中断Softwareinterrupt通过软件中断产生进行管理员模式中获得通常要求特殊的管理功能，如操作系统支持,21,3、异常优先级,Reset(highestpriority)(2)Dataabort(3)FIQ(4)IRQ(5)Prefetchabort(6)未定义指令,Softwareinterrupt(最低优先级),只要产生异常就会导致正常的程序流程被临时停止,例如外围中断服务程序在异常被处理前,当前的处理器状态必须被保存,以便处理程序完成后,最后的程序可以被恢复.,22,4、异常向量,23,5、进入异常的操作,在相应的链接寄存器LR(r14)中保存下一条指令的地址将CPSR复制到相应的SPSR中强制使CPSR模式位置成对应异常类型的值强制使程序计数器指向相应异常向量,取下一条指令,24,例子:用户模式到IRQ模式再到FIQ模式,FIQ,Userm