《场效应管FE》PPT课件

场效应管FieldEffectTransistor,1.基本知识概述2.分类、命名、标识、结构3.制程及工艺4.基本特性5.应用6.常见失效模式及案例分析7.Derating标准及其测试方法,1.1MOSFET的基本知识,1.1.1概述场效应管是一种利用电场效应来控制其电流大小的半导体器件。这种器件不仅兼有体积小、重量轻、耗电省、封装外型脚数少、散热好、寿命长等特点，而且还有输入阻抗高、噪声低、热稳定性好、抗辐射能力强和制造工艺简单,存在零温度系数工作点等优点，因而大大地扩展了它的应用范围，特别是在大规模和超大规模集成电路得到了广泛的应用。根据结构的不同，场效应管可分为两大类：结型场效应管（JFET）和金属-氧化物-半导体场效应管（MOSFET）。,然而由于场效应管输入阻抗很高，栅极的感应电荷不易泻放，且二氧化硅绝缘层很薄，栅极与衬底间的等效电容很小感应产生的少量电荷即可形成很高的电压，容易击穿二氧化硅绝缘层而损坏管子。存放管子时应将栅极和源极短接在一起，避免栅极悬空。进行焊接时烙铁外壳应接地良好，防止因烙铁漏电而将管子击穿。本文从场效应管的结构、特性出发，阐述其工作原理、应用、失效条件、以及Derating测试参数、测试方法。,2.1.分类、命名、标识、结构,2.1.1按结构分，有两类1.结型JFET(JunctiontypeFieldEffectTransistor)利用半导体内的电场效应进行工作，也称为体内场效应器件。,a：JFET的概念图,b:JFET的符号,门极的箭头指向为p指向n方向，分别表示内向为n沟道JFET，外向为p沟道JFET。,2.绝缘栅型IGFET(InsulatedGateFieldEffectTransistor)也称金属氧化物半导体三极管MOSFET（MetalOxideSemiconductorFET）根据Vgs0V时是否有导电沟道MOS管又分为：N沟道增强型N沟道耗尽型P沟道增强型P沟道耗尽型如图增强型MOS管（N型及P型导电通道）各种结构的FET均有门极、源极、漏极3个端子，将这些与双极性晶体管的各端子对应如下表所示。根据JFET、MOSFET的通道部分的半导体是p型或是n型分别有p沟道元件，n沟道元件两种类型,FET双极性晶体管漏极集电极栅极基极源极发射极,JFET是利用PN结反向电压对耗尽层厚度的控制，来改变导电沟道的宽窄，从而控制漏极电流的大小。而MOSFET则是利用栅源电压的大小，来改变半导体表面的感生电荷的多少，从而控制栅源极电流的大小。,3.1相关制程及工艺,一、半导体制造技术从大的方面可以分为：设计芯片工艺封装工序具体制造流程如下：完成功能设计和电路设计以后，用图形化的掩模版图在硅基片上形成该图形（常称图形转移），由氧化、扩散、光刻、腐蚀、离子注入、CVD（ChemicalVaporDeposition化学气相沈淀）和金属化等技术的组合，形成硅片工序，从而制成LSI芯片。然后，经过划片、装配、键合和塑封（或壳装）等组装工序并作封闭检验之后，硅LSI就完成了。,制造工艺流程图,功能、系统设计、逻辑设计,掩模版制作工艺,硅片工艺,划片装配键合塑封/管壳封,氧化、扩散光刻腐蚀CVD金属化,系统设计、逻辑设计电路设计、版图设计,组装工艺,拉单晶切片硅片研磨抛光,制作掩模原版制作光刻版,硅片材料工程,产品检验可靠性试验,检验工程,成品,掺杂,图形生成,薄膜生成,扩散,离子注入,光刻,腐蚀,CVD,金属化,氧化,芯片工艺,从工作任务来分，可以将芯片工艺归纳为掺杂、图形生成和薄膜生成三类：1、掺杂依靠扩散或离子注入实现，它是通过控制进入硅基片的杂质类型、浓度、进入区域等因素以形成元件和正常工作的器件的基本工艺。2、图形生成是为了进行选择性元件形成和配置、元件隔离、元件间布线的图形加工技术。包含光刻和腐蚀技术。3、薄膜的生成除了形成硅表面保护膜、开头控制栅膜、层间绝缘膜、元件间隔离等的热氧化膜的氧化之外，还包括形成氮化硅膜、多晶硅膜的CVD、金属布线用的金属溅射等。这些基本工艺间的关系是，将光刻、腐蚀多次插入循环往复地进行着的扩散、离子注入、氧化、CVD和溅射等工序之间。,二、工序简介,氧化：将硅片放置在高温氧气气氛中进行的工序。方法有：在水蒸汽中进行加热的湿氧氧化和在氧化气氛中加热的干氧化两种方法是使硅原子与氧结合，成为SiO2，即变成硅氧化物。元件隔离：为防止元件之间的相互干扰，可以采取生成具有一定厚度和距离的选择性氧化膜来实现。栅氧化膜：是MOS的基本结构，即形成金属-氧化膜-硅MOS结构的氧化膜层。这层氧化膜的质量密切关系到MOS晶体管的特性和可靠性，被称为晶体管的心脏。如今，氧化膜有阻挡离子注入、气相扩散等杂质扩散的掩模作用，也可以灵活地用作对必要的区域选择性掺杂的掩蔽材料。,扩散：指杂质从浓度高处向低处流动（扩散）所引起的现象。扩散由杂质、温度、物质决定的扩散系数来规定。一般，硅片工艺中作为掺杂原子的常用磷（P）、砷（As）、硼（B）。向硅片扩散磷、砷杂质时，可使硅片成为n型，而扩散硼质质时，将成为p型。,三、关键原材料检验规程简介,芯片包装、外观、电参数判定标准:1、芯片的包装盒无破损，芯片之间应有隔离。2、芯片的面积要求1/3的圆片，不变形。3、芯片表面有钝化膜，无脱落，无一条以上的划伤线或裂纹线，无两个小圆圈以上的水迹。压焊电极铝层无严重发黄。4、芯片背面金属化层不发黑和无三条以上的擦伤线。5、电参数允许有二只不符合规范值的管芯，允许有二只HFE、gm输出特性为小电流复合的管芯。测试VCEO/VDSS时允许有二只击穿点大于规范值。而击穿特性不符合1.3格要求的管芯(1.3格为图示仪的一大格三小格)。VCEO/VDSS击穿特性的检查都用IC/ID-500uA条件。,金丝1、外观2、抗拉强度判定标准：1、金丝粗细均匀，不应有凹凸点.2、金丝表面干净无污物,无霉点.3、金丝绕线紧凑,排列整齐、无松动，出线顺畅。4、在压焊机上进行压焊，金丝承受的拉力应符合：(20m金丝：23mN)、(23、25.4m金丝：29mN)、(30m金丝：39mN)、(50m金丝：100mN),塑料1、型号、产地、贮存期2、工艺试用判定标准：1、型号、产地与材料清单相符，且在贮存期内。2、塑封料应符合塑封工艺要求，塑封后产品的塑料部分应有良好的光泽。3、试封出来的管子在高压锅内作高压蒸煮试验，时间为8小时，压力为0.110.13Mpa，温度为121124。试验后取出管子，在常态下恢复4小时，测试hFE和ICBO参数，HFE允许有20%的变化，ICBO不超过试验前的2倍。,框架1、外观2、粘片、压焊面、3、尺寸4、可焊性判定标准：1、框架片镀银面应光亮、不发灰、不发黄。2、框架片放在玻璃平面上应平直，不歪扭、不翘起。粘片和压焊部位应平整不歪扭。3、经粘片和压焊工序后银层不起泡。4、芯片与框架片之间的推力为784mN。5、金丝压焊后的压点拉力应符合：(20m金丝：23mN)、(23、25.4m金丝：29mN)、(30m金丝：39mN)、(50m金丝：100mN)。6、框架片在塑封时不漏胶、不踩片。7、上锡后的引脚均匀光亮，用焊槽法检验其可焊性，浸润良好面积大于95%。,四、微电子封装技术1、芯片粘接方法(1)Au-Si合金共熔法：芯片背面要淀积Au层，所固定的基板上也要有金属化层（一般为Au或Pd-Ag）。因为在约370时Au和Si有共熔点，该温度下Au和Si的比例为69：31。（2）Pb-Sn合金片焊接法：芯片背面用Au层或Ni层均可，基板导体除Au、Pd-Ag外，也可以是Cu；也应在保护气氛炉中烧结，烧结温度视Pb-Sn合金片的成分而定。这是使Pb-Sn合金片熔后各金属间的焊接。（3）导电胶粘接法：导电胶是含银而具有良好导热、导电性能的环氧树脂。这种方法不要求芯片背面和基板具有金属化层，芯片粘接后，采用导电胶固化要求的温度和时间进行固化。可在洁净的烘箱中完成固化，操作起来简便。上述三种方法均适用于晶体管或小尺寸的IC。（4）有机树脂基粘接法：对于各种大尺寸的IC，只要求芯片与基板粘接牢固即可。有机树脂基的配方应当是低应力的，对于粘接有敏感受性的IC芯片（如各类存储器），有机树脂基及填料还必须去除a粒子，以免粘接后的IC芯片在工作时误动作。注意：各类有机粘接剂都是高分子材料，均需经过硫化或固化，达到高分子间的交联。在此过程中，往往要产生一些低分子挥发物，要令其挥发掉。产生的挥发物随温度的高低和时间的长短而有所不同。为使其反应充分，又不让挥发物大量聚集，产生气泡，或因挥发物急剧逸出，开成许多固化后的通道，造成粘接面积大大减小，粘接力大为减低，以致给产品的可靠性带来巨大危害，因此，各类有机粘接剂应按照室温、中低温、高温、恒温、自然降温的合适温度梯度和时间顺序进行固化。这样均匀地固化，还可减小固化应力。此外，高分子化合物都有随时间自动降解的作用，温度越低，自动降解越弱。因此，各类粘接剂一般都有储存使用的有效期。,2、芯片互连技术芯片互连技术主要有（1）引线键合（WireBonding，简称WB）：热压焊、超声焊和热压超声焊（金丝球焊）。WB焊接灵活方便，焊点强度高，通常能满足70um以上芯片焊区尺寸和节距的焊接需要。（2）载带自动焊（TapeAutomatedBonding，简称TAB）：单层带、双层带、三层带和双金属带几种。TAB的综合比WB优越，特别是具有双层或三层载带的TAB不公能实现自动焊接，且对芯片可预先筛选、测试，使所有安装的TAB芯片全是好的，这对提高装成品率、提高可靠性和降低成本均有好处。倒装焊（FlipChipBonding，简称FCB）：是芯片面朝下、将芯片焊区与基板焊区直接互边的技术。综合性能最好。在微电子封装中，半导体器件的失效约有1/41/3是由芯片互连引起的，故芯片互边对器件长期使用的可靠性影响很大。在传统的WB中，互连引起的失效主要表现为：引线过长，与裸芯片易搭接短路，烧毁芯片；压焊过重，引线过分变形，损伤引线，容易造成压焊处断裂；压焊过轻，或芯片焊区表面太脏，导致虚焊，压焊点易于脱落；压焊点压偏，或因此键合强度大为减小，或造成压焊点间距过小而易于短路；此外，压点处留丝过长，引线过紧、过松等，均易引起器件过早失效。在TAB和FCB中也存在WB中的部分失效问题，同时也有它们自身的特殊问题，如由于芯片凸点形变不一致，从而造成各焊点的键合强度有高有低；由于凸点过低，使集中于焊点周围的热应力过大，而易造成钝化层开裂；面阵凸点FCB时，由于与基板不区配，芯片的焊点应力由中心向周边逐次升高，轻者可引起封装基板变形，重者可导致远离芯片中心的凸点焊接处开裂失效等。WB、TAB、FCB，无论是与芯片焊区的金属（一般为Al、Au）互连（内引线焊接）还是与封装外壳引线及各类基板的金属化层互连（外引线焊接），都存大着生成金属间化合物的问题。如Au-Al金属化系统，焊接处可能形成的金属间化合物就有Au2Al、AuAl、AuAl2、Au4Al、Au5Al等多种，这些金属间化合物的晶格常数、膨胀系数及形成过程中体积的变化都是不同的，而且多是脆性的，导电率都较低。因此，器件在长期使用或遇高温后，在Au-Al压焊处就出现压焊强度降低以及接触电阻变大等情况，最终可导致器件在此开路或器件的电性能退化。这些金属间化合物具有多种颜色，看上去呈紫色，故称“紫斑”；而Au2Al呈白色，则称“白斑”其危害性更大。Au-Al压焊还存在所谓“柯肯德尔效应“，即在接触面上造成空洞。其原因是在高温下，Au向Al中迅速扩散，形成Au2Al（白斑）所致，同样易引起器件的失效。,3、引线键合（WB）技术WB是将半导体芯片焊区与微电子封装的I/O引线或基板上的金属布线焊区用金属细丝连接起来的工艺技术。焊区金属一般为Al或Au，金属丝多是数十微米至数百微米直径的Au丝、Al丝和Si-Al丝。焊接方式主要有热压焊、超声键合（压）焊和金丝球焊三种。4、插装元器件的封装技术概述：各类晶体管的封装类型主要有玻封二极管和金属封装的三极管。普通管有3根长引线，高频管或需要外壳接地的晶体管有4根长引线，晶体管的金属底座与C极相通，而e、b两极则通过金属底座的开孔，用玻璃绝缘子隔离，金属帽与金属底座的边缘进行密封焊接，就构成至今仍沿用的TO型金属-玻璃绝缘子全密封封装结构。插装元器件的分类与特点按外形结构分类：有圆柱形外壳封装（TO）、矩形单列直插式封装（SIP）、双列直插式封装（DIP）和针栅阵列封装（PGA）等。按材料分类：金属封装、陶瓷封装和塑料封装等。（引脚节距多为2.54mm.)TO型金属封装技术工艺是：先将芯片固定在外壳底座的中心，常常采用Au-Sb合金（对NPN管）共熔法或者导电胶粘接固化法使晶体管的接地极与底座间形成良好的欧姆接触；对于IC芯片，还可以采用环氧树脂粘接固化法；然后在芯片的焊区与接线柱间用热压焊机或超声焊机将Au丝或Al丝连接起来；接着将焊好内引线的底座移至干燥箱中操作，并通以惰性气体或N2，保护芯片；最后将管帽套在底座周围的凸缘上，利用电阻熔焊法或环形平行缝焊法将管帽与底座边缘焊牢，并达到密封要求。,5、TO型塑料封装技术先将I/O引线冲制成引线框架，然后在芯片焊区将芯片固定，再将芯片的各焊区用WB焊到其他引线键合区，这就完成了装架及引线焊接工充，接下来就是完成塑封工序这一步。先按塑封件的大小制成一定规格的上下塑封模具，模式具有数十个甚至数百个相同尺寸的空腔，每个腔体间有细通道相连。将焊接内引线好的引线框架放到模具的各个腔体中，塑封时，先将塑封料加热到150180，待其充软化熔融后，再加压将塑封料压到各个腔体中，略待几分钟固化后，就完成了注塑封装工作，然后开模，整修塑封毛刺，再切断各引线框架泌要的连接部伯，就成为单独的TO塑封件了。然后切筋、打弯、成形和镀锡。工艺中如何控制好模塑时的压力、粘度，并保持塑封时流道及腔体设计之间的综合平衡，是优化模塑器件的关键。,4.1.基本特性,首先，门极-源极间电压以0V时考虑（VGS=0）。在此状态下漏极-源极间电压VDS从0V增加，漏电流ID几乎与VDS成比例增加，将此区域称为非饱和区（可变电阻区）。VDS达到某值以上漏电流ID的变化变小，几乎达到一定值。此时的ID称为饱和漏电流（有时也称漏电流用IDSS表示。此区域称为饱和导通区（恒流区）。当VDS过大则进入击穿区。其次在漏极-源极间加一定的电压VDS(例如0.8V)，VGS值从0开始向负方向增加，ID的值从IDSS开始慢慢地减少，对某VGS值ID=0。将此时的VGS称为门极-源极间遮断电压或者截止电压，用VGS(off)或Vp表示。n沟道JFET的情况，则VGS(off)值为负,测量实际的JFET对应ID=0的VGS因为很困难。因此实际应用中将达到ID=0.110A的VGS定义为VGS(off)的情况多些。关于JFET为什么表示这样的特性，用图4.1.2作以下简单的说明。,4.1.1JFET的基本特性,JFET的工作原理用一句话说，就是漏极-源极间流经沟道的ID，用以门极与沟道间的pn结形成的反偏的门极电压Vgs控制ID。更正确地说，ID流经通路的宽度，即沟道截面积，它是由pn结反偏的变化，产生耗尽层扩展变化控制的缘故。在VGS=0的非饱和区域，图4.1.2(a)表示的耗尽层的扩展因为不很大，根据漏极-源极间所加VDS的电场，源极区域的某些电子被漏极拉去，即从漏极向源极有电流ID流动。达到饱和区域后，从门极向漏极扩展的过度层将沟道的一部分构成堵塞型，ID饱和。将这种状态称为夹断。这意味着耗尽层将沟道的一部分阻挡，并不是电流被切断。在耗尽层由于没有电子、空穴的自由移动，在理想状态下几乎具有绝缘特性，通常电流也难流动。但是此时漏极-源极间的电场，实际上是两个耗尽层接触漏极与门极下部附近，由于漂移电场拉去的高速电子通过耗尽层。如图4.1.2(b)所示的那样，即便再增加VDS，因漂移电场的强度几乎不变产生ID的饱和现象。其次，如图4.1.2(c)所示，VGS向负的方向变化，让VGS=VGS(off)，此时耗尽层大致成为覆盖全区域的状态。而且VDS的电场大部分加到耗尽层上，将电子拉向漂移方向的电场，只有靠近源极的很短部分，这更使电流不能流通,4.1.2,实际的传输特性包括JFET本身的结构参数，例如沟道部分的杂质浓度和载体移动性，以致形状、尺寸等，作为很麻烦的解析结果可导出如下公式（公式的推导略去）,公式一,作为放大器的通常用法是VGS、VGS(off)0（p沟道）。公式一用起来比较困难，多用近似的公式表示如下,将此式就VGS改写则得下式,公式二,公式三,若说公式二是作为JFET的解析结果推导出来的，不如说与实际的JFET的特性或者与公式一很一致的，作为实验公式来考虑好些。图4.1.3表示式一、式二及实际的JFET的正规化传输特性，即以ID/IDSS为纵坐标，VGS/VGS(off)为横坐标的传输特性。n沟道的JFET在VGS0，但在图4.1.3上考虑与实际的传输特性比较方便起见，将原点向左方向作为正方向。但在设计半导体电路时，需要使用方便且尽可能简单的近似式或实验式。,4.1.3,公式二,公式一,4.1.2MOSFET工作原理与特性曲线,特性曲线1、转移特性曲线ID=f(VGS)VDS=const,2、输出特性曲线ID=f(VDS)VGS=const,我们知道一般三极管是由输入的电流控制输出的电流。但对于场效应管，其输出电流是由输入的电压（或称场电压）控制，可以认为输入电流极小或没有输入电流，这使得该器件有很高的输入阻抗，同时这也是我们称之为场效应管的原因。,三区：可变电阻区恒流区（饱和区）夹断区（截止区）,工作原理,1、开启沟道（当VDS=0),（开启电压),反型层,VGS控制沟道宽窄,增强型MOS管,楔形沟道,电位梯度,VDS的控制作用,当VGSConstant,4.1.3主要参数,(1)直流参数VT开启电压(增强型)|VDS=const,IDSS饱和漏极电流VGS=0时所对应的最大ID,RGS输入电阻约1091015,(2)交流参数,gm低频跨导反映VGS对ID的控制作用gm=ID/VGSVDS=const(单位mS)(毫西门子),gm可以在转移特性曲线上求取，即曲线的斜率,(3)安全参数VBRXX反向击穿电压XX：GS、DSV（BR）DS是指发生雪崩击穿、Id开始急剧上升时的VDS值。由于加到PN结上的反向偏压与VGS有关，因此VGS越负，V（BR）DS越小。V（BR）GS是输入PN结反向电流开始急剧增加时的VGS值。PDM最大漏极功耗由PDM=VDSID决定做开关管使用时目前用RonID2、开启瞬间功率、关闭瞬间功率来决定,PDW=Prds(on)Loss+Pswon+Pswoff,图示为各类场效应三极管的特性曲线,绝缘栅场效应管,N沟道增强型,P沟道增强型,伏安特性曲线比较表,绝缘栅场效应管,N沟道耗尽型,P沟道耗尽型,结型场效应管,N沟道耗尽型,P沟道耗尽型,4.2双极型和场效应型三极管的比较,双极型三极管场效应管(单极型三极管),结构,NPN型,PNP型,结型耗尽型N沟道P沟道,绝缘栅增强型N沟道P沟道道,绝缘栅耗尽型N沟道P沟道,C与E一般不可倒置使用D与S有的型号可倒置使用,载流子多子扩散少子漂移多子漂移,输入量电流输入电压输入,控制电流控制电流源CCCS()电压控制电流源VCCS(gm),双极型三极管场效应三极管噪声较大较小温度特性受温度影响较大较小，可有零温度系数点输入电阻几十到几千欧姆几兆欧姆以上静电影响不受静电影响易受静电影响集成工艺不易大规模集成适宜大规模和超大规模集成,增强型的MOSFET是使PN结正向偏置而产生较大的栅电流，破坏了它对漏极电流的控制作用。而耗尽型由于自身绝缘层的存在，并不会产生PN结的正向电流，而是在沟道中感应出更多地负电荷。,5.1FET放大电路应用,双极型三极管场效应三极管,5.1.1共源放大电路,(1)静态分析（Q：VGS、ID、VDS）,据图可写出下列方程：,自给式直流偏置电路,VGS=VGVS,=IDR,ID=IDSS1(VGS/VP)2,VDS=VDDID(Rd+R),电压放大倍数,输入电阻,输出电阻,i,o,v,V,V,A,=,gs,L,d,gs,m,V,),R,/,R,(,V,g,-,=,0,s,V,R,o,o,o,L,I,V,R,=,=,=,5.1.2共漏放大电路,分压式直流偏置电路,共漏,共集,(1)静态分析,i,o,v,V,V,A,=,(2)交流分析,电压放大倍数,输入电阻,),R,/,R,(,V,g,V,),R,/,R,(,V,g,L,gs,m,gs,L,gs,m,+,=,输出电阻,gs,m,o,o,V,g,R,V,I,-,=,gs,o,V,V,-,0,s,V,R,o,o,o,L,I,V,R,=,0,=,=,m,o,o,o,g,1,/,R,I,V,R,=,=,m,o,o,o,g,1,V,R,V,I,+,=,5.2.1三种组态放大电路比较,动态性能比较表:,CE/CB/CCCS/CG/CD,Ri,CS：Rg1/Rg2CD：Rg+(Rg1/Rg2)CG：R/(1/gm),Ro,CS：RdCD：R/(1/gm)CG：Rd,be,L,v,L,be,L,v,be,L,v,r,R,A,:,CB,R,),1,(,r,R,),1,(,A,:,CC,r,R,A,:,CE,b,+,=,b,+,+,b,+,=,b,-,=,L,m,v,L,m,L,m,v,L,m,v,R,g,A,:,CG,R,g,1,R,g,A,:,CD,R,g,A,:,CS,+,=,+,=,-,=,v,A,5.3.1目前厂内应用,近年来，金属氧化物绝缘栅场效应管的制造工艺飞速发展，使之漏源极耐压(VDS)达kV以上，漏源极电流(IDS)达50A已不足为奇，因而被广泛用于高频功率放大和开关电路中。主要应用于功耗较大，输入阻抗要求较高的回路，如Power部分开关管，电路如下图.利用栅极脉冲方波控制MOSFET的导通和关断，以驱动变压器初级。对于场效应管，在栅极没有电压时，有前面的分析可知，在源极与漏极之间不会有电流流过，此时场效应管处于截止状态。当有一个正电压加在N沟道的MOS场效应管栅极上时，由于电场的作用，此时N型半导体的源极和漏极的负电子被吸引出来而涌向栅极，但由于氧化膜的阻挡，使得电子聚集在两个N沟道之间的P型半导体中，从而形成电流，使源极和漏极之间导通。我们也可以想象为两个N型半导体之间为一条沟，栅极电压的建立相当于为他们之间搭了一座桥梁，该桥梁的大小由栅压决定,下图为inverter部分MOSFET的应用，电路将一个增强型P沟道MOS场效管和一个增强型N沟道MOS场效应管组合在一起使用。当输入端为底电平时，P沟道MOS场效应管导通，输出端与电源正极接通。当输入端为高电平时，N沟道MOS场效应管导通，输出端与电源地接通。在该电路中，P沟道MOS场效应管和N沟道场效应管总是在相反的状态下工作，其相位输入端和输出端相反。通过这种工作方式我们可以获得较大的电流输出。同时由于漏电流的影响，使得栅压在还没有到0V，通常在栅极电压小于1V到2V时，MOS场效应管即被关断。不同场效应管关断电压略有不同。也以为如此，使得该电路不会因为两管同时导通而造成电源短路。这种低电压、大电流、频率为50Hz的交变信号通过变压器的低压绕组时，会在变压器的高压侧感应出高压交流电压，完成直流到交流的转换。这里需要注意的是，在某些情况下，如振荡部分停止工作时，变压器的低压侧有时会有很大的电流通过,6.1Derating参数标准及其测试方法,6.1.1具体参数介绍A.漏源击穿电压BVDSS（V）drainsourceBreakdownvoltage：在MOSFET的漏极特性曲线上，当漏极电流ID急剧上升产生雪崩击穿时的VDS。工作时外加在漏源之间的电压不得超过此值。BVDSS由取向附生晶膜层的阻抗及厚度决定。如图1所示，BVDSS由此典型回路测算，源极和栅极短路，漏源间反向偏置。与双极型三极管不同，不存在二次击穿问题。高压MOSFET的某些应用中，BVDSS某段周期后会有所降低。为避免这一问题，回路系统必须设计有足够的BVDSS裕度。另一种常用的避免此问题的措施是加工作电压低于BVDSS的稳压二极管。另外，结温的升高也会引起BVDSS的变化。,B.漏极电流ID25COn-stateDrainCurrent此参数为MOSFET在本体温度25C时正常工作的最大电流ID由以下参数影响RDS（0n)-开启状态的阻抗、Pd封装的最大功耗、Diesize、Maximumjunctiontemperature以SFP50N06（60V、50A）为例150-TCIDRMS(max)=1/2Rthj-c*RDS(on)Rthj-c=1.15、Tccasetemperature、150最大结温RDS(on)=Tj150的稳定漏源阻抗,C.RDS(ON):,Drain-SourceOn-StateResistance;导通状态之漏极与源极间阻抗，RDS(ON)会随温度,漏极電流(ID),栅源電压(VGS)而改变,作RDS(ON)比较时在相同条件下才客观。,D.最大漏极冲击电流IDMPulsedDrainCurrent：此参数为MOSFET在脉宽为250us的非连续冲击下能正常工作的最大冲击电流。通常情况下是ID的四倍。IDM随本体温度变化而变化，由转移特性曲线和VDS-ID特性曲线决定，并受以下参数影响RDS（0n)、Pd（max）、连接线的直径、Diesize、Maximumjunctiontemperature。E.栅源电压VGS：此参数为栅极氧化层的绝缘电压，通常定义逻辑值为20V，标准值为30V，在实际应用中使用超过VGS的电压会造成零件损坏，因此必须采用例如在栅源之间增加齐纳二极管的保护措施，由标准值来看，10V左右的栅极驱动电平能使MOSFET完全导通。还需注意的是VGS(th):GateThresholdVoltage,栅极与源极导通时门槛电压.就拿电路中应用在开关回路的Q901上，必须保证阈值电压，避免MOSFET多次振荡，引起输出电压不稳定。F.信号脉冲雪崩能量Eas（mJ）与双极型三极管不同，MOSFET有极高的开关速度，采用MOSFET能减少开关损耗，从而提高系统效率，栅极驱动能达到更高的开关速度。在MOSFET关断时，闭合电压VDS的斜率急速上升。当MOSFET工作在感性负载的情况下，无限流作用。VDS的斜率上升到击穿电平并且能量从电感泻放到MOSFET的附加二极管，这种导致MOSFET失效的能量叫做Eas(mJ)-信号脉冲雪崩能量，雪崩电流的值随脉冲宽度的变化而变化，由器件的热阻及最大结温限制,H.IAR(A)/EAR(mJ):Avalanchecurrent/RepetitiveAvalancheEnergy雪崩电流/反复雪崩能量，此参数同样是MOSFET用于感性负载。IAR等于ID,EAR为计算值，定义为25条件下的功耗乘以100us(导通时间)I.dv/dt(V/ns)POWERMOSFET关断的瞬间，VDS斜率的急速增大很有可能造成器件的损坏。因此定义dv/dt如同保持电容的参数来描述关断时电压斜率的急速上升对元器件的影响，实际应用中有两个类型的dv/dt.一种就是关断瞬间的dv/dv,另一种是在类似半桥，全桥拓扑构架中二极管的恢复db/dt.参考图三和图四，以及所附波形图更利于理解dv/dt。,J.Turn-offdv/dt:这是在开启到关断瞬间VDS电压的斜率，VDS的增加导致电流流向Cgd和RG。栅源之间电流的变化引起的电压变化由等式2表示。可以看到I1由CGD*(dv/dt)表示，如果RGI1大于VGS（th）那么MOSFET将不正确的开启，这样MOSFET就有可能永久性损坏。另一种Turn-offdv/dt发生在MOSFET内部的双极型三极管的等效结构被I2导通时，如图三、图四所示，当MOSFETturn-off漏源之间作用于寄生二极管的反向偏压导致PN结耗散，此耗散电容称为CDS，寄生元件用CDS、RB、BJT的结构表示。如果VDS的增加形成的I2由CDS流向RB，则等效表达式如公式3,在公式3中如果VBE接近于0.7V。发射结正偏，双极型三极管将导通。在高dv/dt和大RB的情况下，MOSFET将随着BJT的BVCBO参数进入雪崩模式，直至损坏。K.二极管恢复dv/dt此参数定义为VDS的过高斜率导致寄生二极管反向恢复失效的dv/dt这种失效模式通常在全桥或半桥开关驱动感性负载的情况下发生，描述如下，在图五所示的半桥回路，下边的MOSFET导通时电流流过，而当下边的MOSFET截止时，电流从上边的MOSFET的寄生二极管流过。如果在恢复时间内，VDS的dv/dt超过rating值，I2增加，这样寄生BJT开启，最后器件损坏。同时，反向恢复电流与VDS产生的功耗也会引起器件损坏。,因此，MOSFET有越短的反向恢复时间，就有越好的dv/dt强度。为了使dv/dt降低，可采用缓冲偏置电感来避免器件损坏。L.PD(W):powerdissipation这是器件在Tc25时保证正常工作的最