第十章集成电路设计技术与工具.ppt

第十章集成电路系统设计简介,内容提要,10.1引言10.2数字系统硬件描述语言10.3数字系统的CPLD/FPGA硬件验证10.4VLSI数字系统逻辑综合与物理实现10.5混合信号系统硬件描述语言10.6本章小结,10.1引言,数字系统实现模拟信号处理结构示意图若该系统采用单片集成电路的方法实现，称之为系统芯片（SOC：SystemOnChip），上述SOC也可通过单封装系统的方法来实现，部分模块直接使用市场上成熟可靠的裸片，有特定应用要求的部分设计专用集成电路来实现，最后使用封装的方法将各种裸片封装到同一个封装体内，实现SIP,10.2数字系统硬件描述语言,数字系统设计电路图硬件描述语言（HDL:HardwareDescriptionLanguage)（1）VerilogHDL（2）VHDL语言,10.2.1基于VerilogHDL语言的数字系统设计流程,数字系统在设计一开始要仔细分析总体设计任务，所以是自顶向下的设计流程。不同的设计公司其设计流程不尽相同，同一公司的设计流程根据不同的应用要求和实现工艺也会作相应的调整，但一些基本的步骤都是必须的。下图为基于HDL语言的数字集成电路设计参考流程,基于HDL语言的数字集成电路设计参考流程,10.2.2Verilog概述,Verilog易学易用，功能强大，使用广泛可以在不同层次描述数字系统开关级描述寄存器传输级描述门级描述基本设计单元是“模块”（block）包括：接口描述逻辑功能描述,10.2.1Verilog语言要素,Verilog语言要素包括8个方面的内容1）标识符（identifier）用来表示各种变量、参数或构件的名称，可以是任意一组字母、数字、$符号和_（下划线）符号的组合，但第一个字符必须是字母或下划线，区分大小写转义标识符不要与关键字冲突,基本语言要素,2）注释/单行注释/*/多行注释3）源程序书写格式自由区分大小写,常用任务和函数,4）显示任务（以$开头）$display，$write，$strobe，$monitor，$monitoron，$monitoroff模拟控制任务$finish，$stop模拟时间函数$time，$stime，$realtime,常用任务和函数,概率分布函数$ramdom(seed)其它$setup,$hold,$setuphold,$width,$period,$skew,$recovery,$nochange,$rtoi,$itor,$realtobits,$bitstoreal,$printtimescale,$timeformat等,5）编译指令（以反引号开头的标识符是编译器指令）,define用于文本替换,undef用于取消define定义的宏ifdef,else,endif用于条件编译default_nettype为没有被说明的连线定义线网类型include用于包含其他文件，文件名前可以包含路径resetall将所有的编译指令重新设置为缺省值timescale用于定义时间单位和精度,6）值集合VerilogHDL有以下四种基本的值0：逻辑0或“假”1：逻辑1或“真”x：未知z：高阻,常量,整型十进制数格式，如100基数表示法，如4b1101实数型十进制计数法科学计数法字符串型双引号内的字符序列，不能分成多行书写参数用于定义时延和变量的宽度,7）数据类型,线网类型表示结构化元件间的物理连线，其值由驱动元件的值决定有wire，tri，wor，trior，wand，triand，trireg，tri1，tri0，supply0，supply1等线网子类型寄存器类型表示一个抽象的数据存储单元只能在always语句和initial语句中被赋值，并且其值从一个赋值到另一个赋值被保存下来有reg，integer，time，real，realtime等五种不同的寄存器类型,10.2.2.2运算符,（1）算术运算符（，/，%）（2）位运算符(，电平敏感事件控制进程语句或进程中的过程语句一直延迟到列出的控制信号有变化才执行例：always(aorb)c=ab;,3）语句块,顺序语句块格式：begin标识符语句1;语句n;end其中标识符是可选项语句块中的语句按给定次序顺序执行并行语句块格式：fork标识符语句1;语句n;join其中标识符是可选项语句块中的语句并行执行,4）过程性赋值,它是在initial语句或always语句内的赋值，只能对寄存器数据类型的变量赋值阻塞性赋值（）阻塞性赋值是指立即赋值非阻塞性赋值（）非阻塞性赋值是在语句块结束后，块内的非阻塞性赋值语句同时进行赋值,5）if条件语句,3种格式if（表达式）语句；if（表达式）语句1;else语句2;if（表达式1）语句1;elseif（表达式2）语句2;elseif（表达式n）语句n；else语句n1;,Case条件语句,语法格式：case（控制表达式）分支表达式1:语句1;分支表达式2:语句2;分支表达式n：语句n；default：语句n1；Endcasecase可以换为casex或casez,case、casez和casex的差别,case、casez和casex的差别,case、casez和casex的差别,6）循环语句,Forever循环语句语法格式：forever语句功能：将语句永远执行下去，主要用于产生时钟变量等Repeat循环语句语法格式：repeat（循环次数表达式）语句功能：执行指定循环次数,循环语句,While循环语句语法格式：while(条件表达式)语句功能：执行过程赋值语句直到指定的条件为假For循环语句语法格式：for（循环下标初值；循环条件；循环下标增量）过程语句功能：按照指定的次数重复执行过程赋值语句若干次,各种PLD及其隶属关系,10.3数字系统的CPLD/FPGA硬件验证,四种简单PLD的区别,10.3.2基于FPGA的数字系统硬件验证,设计输入设计输入方式有：电路图输入、状态图输入、波形图输入、文本输入约束输入包括速度、面积、管脚等的约束逻辑综合和器件实现版图后仿真对实现的期间进行功能与时序验证应用系统验证,约束设置,平面布局图,10.4VLSI数字系统逻辑综合语物理实现10.4.1逻辑综合基本概念以DC为例,基本步骤1）使用HDL语言（Verilog或VHDL）描述设计对象，并输入给DC。2）DC首先将设计的HDL描述转换成与工艺无关的电路形式，使用GTECH（GenericTECHnology）库和DesignWare库。3）对上一步骤的转换结果进行优化，并进一步映射到指定的工艺库。4）添加测试逻辑，即所谓“测试综合”（可选步骤）。5）使用布局布线工具进行初步设计，得到较为精确的互连延时信息，并将其反标到DC进行再综合，得到更优的逻辑综合结果。,10.4.2可综合HDL代码设计风格,基本准则1）了解综合器的性能，特别是了解综合工具支持的HDL可综合子集。2）尽量共享复杂运算。3）明确指出过程的无关态，引导综合器进行优化。4）在满足需要的前提下，使用最小数据宽度，不使用integer和real类型数据。5）将组合逻辑和时序逻辑分配到不同的过程语句中实现，结构规则的逻辑块和随机逻辑块分开到不同的模块中实现，将所有模块的输出都寄存器化，以方便时序控制。6）尽量采用同步逻辑设计，如果无法避免使用异步逻辑，应将异步逻辑与同步逻辑分开。7）避免门级描述，除非在关键路径中。在设计的顶层不要实例化门。8）不要使单个过程语句的任务太过复杂。9）建议将态机分成两个部分：一部分用于组合逻辑，一部分用于时序逻辑。状态编码使用参数化的表示方式。,10.4.3布局与布线,完成从逻辑表述到物理表述的映射版图规划标准单元配置自动布线,10.4.4设计实例,控制专用集成电路整体结构设计,仿真,FPGA验证,验证,ASIC设计,10.5混合信号系统硬件描述语言,IEEE1076.1-1999：混有模拟信号的硬件描述语言标准VHDL-AMS（VHDLwithanalog-mixedsignalextension）尽量沿袭了Verilog语言的已有功能支持各种连续信号的处