基本RS触发器PPT课件

.,1,第5章触发器5.1基本RS触发器5.2同步触发器5.3主从触发器和边沿触发器5.4触发器逻辑功能的相互转换5.5集成触发器及触发器的典型应用,.,2,重点掌握1触发器及其特点，触发器现态、次态和时序的概念。2触发器的电路组成、逻辑功能表示和动作特点。3触发器逻辑功能之间的相互转换。5.触发器典型应用。,.,3,概述触发器及其特点触发器(FlipFlop，缩写FF)能够记忆二值信息(“1”和“0”)的基本时序逻辑单元电路。触发器由门电路构成，分为双稳态触发器、单稳态触发器、无稳态触发器(多谐振荡器)等几种。本章介绍双稳态触发器，两个稳状态分别用“1”和“0”表示。双稳态触发器具有以下基本特点：有两个稳定的状态，以便于记忆“1”和“0”。在输入的触发信号作用下，电路能被置于“1”或“0”。,.,4,输入信号消失后，电路能保持获得的状态具有“记忆”能力。触发器现态、次态和时序的概念现态输入信号作用的t时刻，触发器所处的状态，用Qn表示。次态t时刻输入信号作用后，触发器获得的新状态，用Qn+1表示。时序在输入信号作用下，触发器状态更新和演化过程的时间序列。触发器的状态方程：Qn+1(tn)=fQn(tn)、xi(tn)触发器的种类,.,5,根据电路结构的不同，将触发器分为：基本RS触发器、同步触发器、主从触发器和边缘触发器等。根据逻辑功能的不同，将触发器分为：RS触发器、JK触发器、D触发器和T触发器等。根据时钟触发方式不同，将触发器分为：同步(电平)触发器和边缘触发器等。不同的电路结构，有不同的动作特点；不同的逻辑功能，有不同的工作原理。了解触发器的这些特点，对本章的学习内容十分重要。5.触发器逻辑功能的表示方法逻辑电路实现触发器逻辑功能的电路。,.,6,特性表又称功能表，用来反映触发器输出状态的变化规律。特性方程又称状态方程，反映触发器输出状态变化的函数式。状态转换图反映触发器“0”和“1”两种状态之间转换及条件的图形。时序图又称输出状态演化时序波形图，类似组合逻辑电路的波形图。,.,7,5.1基本RS触发器5.1.1基本RS触发器电路组成及其基本特点5.1.2基本RS触发器工作原理、动作特点5.1.3基本RS触发器逻辑功能的表示,.,8,5.1.1基本RS触发器电路组成及其特点,(a)与非门电路(b)或非门电路图5.1.1基本RS触发器原理电路,1电路组成和逻辑符号与非门和或非门构成的原理电路，如图5.1.1(a)、(b)所示。,电路有两个输入端R和S，又称触发信号端；有两个互反的输出端Q和Q。把Q=1，Q=0的状态称为触发器的“1”状态，把Q=0，Q=1的状态称为触发器的“0”状态。,显然，不应该出现Q=Q=0，或Q=Q=1的状态。,.,9,把这两种状态称为不定态，用“0*”或“1*”表示。,与非门和或非门构成的触发器逻辑符号，如图5.1.2(a)、(b)所示。,(a)与非门(b)或非门图5.1.2基本RS触发器逻辑符号,2基本特点基本RS触发器是一,种最简单的触发器，是构成其他种类触发器的基础。两个与非门(或非门)的输入和输出交叉反馈连接而成，使电路具有了一定的记忆能力输入触发信号消失，电路也能保持获得的状态。两个触发信号输入端R和S，与非门电路为低电平有,.,10,效输入方式，或非门电路为高电平有效输入方式。3基本RS触发器的输入电路和工作状态,(a)与非门(b)或非门图5.1.3基本RS触发器输入电路,11,SR,00,RS,.,11,5.1.2基本RS触发器工作原理及动作特点1工作原理基本RS触发器工作原理图示如下。,图5.1.4(a)与非门基本RS触发器工作原理,10,11,输入都有效，电路处于不定态1*,01,11,10,11,01,01,01,S有效，置“1”。但从“0”到“1”时历经不定态,.,12,图5.1.4(b)与非门基本RS触发器工作原理,10,10,01,11,10,R有效，置“0”。但从“1”到“0”时历经不定态。,10,10,01,01,都为无效输入，电路保持现态不变。即：Qn+1=Qn。,问题：电路不输入(等待状态)时，输入触发信号处于什么状态?实际电路中，低电平有效如何实现?,.,13,图5.1.4(c)或非门基本RS触发器工作原理,10,R=0S=0,01,R=0S=0,都为无效输入，电路保持现态不变。即：Qn+1=Qn。,10,00,01,R=0S=1,01,R=0S=1,S有效，置“1”。但从“0”到“1”时历经不定态0*,问题：电路初态都是先设为“0”，输入触发信号都是“00、01、10到11，电路的输出状态有什么不同?实际电路有什么不同?,.,14,图5.1.4(d)或非门基本RS触发器工作原理,01,00,10,00,10,R=1S=0,R有效，置“0”。但从“1”到“0”时历经不定态0*,01,00,10,R=1S=0,R=1S=1,R=1S=1,输入都有效，电路处于不定态0*,.,15,2基本特点,.,16,电路由两个与非门(或非门)的输入和输出交叉反馈连接而成，因此电路具有了一定的“记忆”能力。电路有两个稳定状态，分别用“0”和“1”表示。即：,两个输入端R和S，与非门构成的电路为低电平有效输入方式，用反变量表示；或非门构成的电路为高电平有效输入方式，用原变量表示。工作速度高，但抗干扰能力差。3动作特点在输入信号作用下，电路能够被置“1”或置“0”，且具有一定的“记忆”能力。,.,17,在输入信号作用的全部时间内，电路的输出状态都有可能改变。当输入信号都有效时，电路输出状态无法确定不定态。从“0”置“1”和从“1”置“0”时，电路分两步动作，且以不定状态过渡，因此，有约束条件。触发器状态演化的时序过程：t时刻，触发器的现态Qn，在输入触发信号作用下获得次态Qn+1的演化时序过程，如图5.1.5所示。,.,18,图5.1.5触发器状态演化的时序示意图,RS,Qn,R、S,Qn+1,ttpd,.,19,5.1.3基本RS触发器的逻辑功能表示触发器的功能可采用逻辑图(逻辑符号)、特性表、特性方程、状态转换图、时序波形图(又称时序图)来描述。1特性表和特性方程根据对基本RS触发器工作原理的分析，列表5.1.1就是基本RS触发器特性表。由表可以写出特性方程。在写特性方程时，把“不定态”当“1”来考虑，这就相当有约束存在。当然，也可用卡诺图来表示和化简，如图5.1.6所示,.,20,图5.1.6卡诺图表示及其化简,表5.1.1基本RS触发器特性表,00011110,01,.,21,2状态转换图状态转换图如图5.1.7所示，简称状态图。,R=S=0,R=0S=,R=S=1,R=1S=,图5.1.7状态图,0,1,3时序波形图基本RS触发器的时序图如图5.1.8所示，设电路初态Q=0。,图5.1.8时序波形图,不定态,.,22,【思考题】1基本RS触发器输入的触发信号消失后，电路还能否保持获得的次态不变(记忆能力)?2电路处于等待触发的状态时，输入端、输出端应处于什么状态?3按逻辑功能的不同，触发器有哪几种类型？基本RS触发器电路结构有什么特点?可以实现几种功能?5.输入触发信号R、S高、低电平有效如何理解?5基本RS触发器的不定状态有几种情况?6基本RS触发器的动作特点是什么?,.,23,5.2同步触发器5.2.1同步RS触发器5.2.2JK、D和T触发器逻辑功能5.2.3同步JK触发器5.2.4同步D触发器5.2.5同步T触发器,.,24,5.2.1同步RS触发器电路组成和逻辑符号图5.2.1所示，是与非门和或非门构成的同步RS触发器的原理电路。,图5.2.1同步RS触发器原理电路,.,25,异步控制原理以与非门电路为例。,从电路的结构可以看出，异步控制不仅能直接影响输出，而且能直接锁定输入。控制原理分析如下。,是低电平输入有效直接置“0”、置“1”端，设置触发器的初状态。二者不能同时有效输入，即只能输入或者输入,.,26,异步控制端存在有效输入时，电路被锁定为“0”状态或“1”状态，输入也被封锁，其级别最高。图5.2.2所示，是同步RS触发器的逻辑符号。,图5.2.2同步RS触发器的逻辑符号,.,27,电路输入端增加了时钟控制的门电路，触发器能否工作取决于时钟控制信号是否有效。电路有了时钟控制，才真正具有了时序工作基础。,工作原理对与非门构成的同步RS触发器进行分析。CP=0期间电路被封锁不工作；CP=1期间电路工作原理如下：,.,28,图5.2.3(a)与非门同步RS触发器工作原理,11,10,S=0R=0,11,01,S=0R=0,都为无效输入，电路保持现态不变。即：Qn+1=Qn。,10,10,S=0R=1,10,01,11,10,S=0R=1,R有效，置“0”。但从“1”到“0”时历经不定态。,.,29,图5.2.3(b)与非门同步RS触发器工作原理,01,10,11,01,S=1R=0,01,01,S=1R=0,R有效，置“0”。但从“1”到“0”时历经不定态。,00,10,S=1R=1,01,00,S=1R=1,S=R=1，输入都有效，电路处于“1*”不定态。,问题：和基本RS触发器比较，在电路结构、逻辑功能、动作特点上主要有哪些不同？,.,30,总结：在CP=0期间，门G1、G2均输出高电平不变(时钟信号封锁了输入触发信号)，使门G3、G4构成的基本RS触发器的输入始终为高电平，则与非门构成的同步RS触发器的输出将保持原态不变，既Qn+1=Qn。,可以理解，时钟对电路的控制方式为高电平有效，电路工作和时钟信号有效电平同步。因此，称为同步RS触发器，又称为时钟(电平)RS触发器。,.,31,或非门构成的同步RS触发器的时钟控制为低电平有效方式，触发信号输入为低电平有效。基本特点时钟有效电平期间，触发器工作，在输入触发信号作用下，能够被置“0”和置“1”，且具有记忆能力；从“1”置“0”和从“0”置“1”时，电路分两步动作，且以不定状态过渡；存在不定态，有约束条件；工作速度高，抗干扰能力差。时钟无效电平期间，触发器被锁定，不工作，电路输出状态保持现态不变。,.,32,表5.2.1同步RS触发器特性表,5.特性表和特性方程,表5.2.1为同步RS触发器的特性表。,在时钟信号有效期间工作的特性表，和基本RS触发器完全相同。同步RS触发器的特性方程也和基本RS触发器的特性方程完全相同。,.,33,状态转换图和时序图状态转换图和基本RS触发器的相同，图5.2.4所示为同步RS触发器的时序波形图。,CPRSQ,图5.2.4时序波形图,.,34,5.2.2JK、D和T触发器逻辑功能JK、D、T触发器的逻辑功能表5.2.2JK触发器特性表,Qn+1=Qn,Qn+1=Qn,.,35,表5.2.3D触发器特性表表5.2.4T触发器特性表,.,36,JK、D、T触发器之间的关系表5.2.5T触发器特性表,D、T触发器可视为JK触发器的特例。,.,37,JK、D、T触发器的特性方程和状态转换图JK触发器卡诺图表示、特性方程和状态转换图,00011110,01,Qn+1=JQn+KQn没有约束条件,J=K=0,J=1K=,J=K=1,0,1,图5.2.5(a)JK触发器状态图,J=0K=,.,38,D、T触发器卡诺图表示及其特性方程、状态转换图,01,01,01,01,Qn+1=D,D=0,D=1,D=1,D=0,0,1,图5.2.5(b)D触发器状态图,T=0,T=0,T=1,T=1,0,1,图5.2.5(c)T触发器状态图,.,39,5.JK、D、T触发器的时序图JK触发器的时序图,CPJKQ,图5.2.6(a)JK时序波形图,D触发器的时序图,.,40,图5.2.6(b)D时序波形图,CPDQ,T触发器的时序图,图5.2.6(c)T时序波形图,CPTQ,.,41,5.2.3同步JK触发器电路组成和动作特点电路组成和逻辑符号图5.2.7是与非门和或非门构成的同步JK触发器的原理电路。,图5.2.7同步JK触发器,J,K,.,42,在同步RS触发器电路的基础上，增加了输出到输入的大回环交叉反馈，消除输入触发信号均有效时，电路出现不定态的问题。J相当S，K相当R。同步JK触发器逻辑符号如图5.2.8所示。,图5.2.8JK触发器的逻辑符号,.,43,工作原理在CP=0期间，门G1、G2均输出高电平不变(时钟封锁了输入信号)，使门G3、G4构成的基本RS触发器的输入始终为高电平不变，则与非门构成的同步JK触发器的输出将保持原态不变，既Qn+1=Qn。,在CP=1期间，触发器正常工作，工作原理如下。,.,44,图5.2.9(a)与非门同步JK触发器工作原理,11,10,J=0K=0,11,01,J=0K=0,JK无效输入，电路保持现态不变。,10,10,J=0K=1,10,01,11,10,J=0K=1,K有效置“0”，从“1”到“0”历经不定态。,问题：和同步RS触发器比较，在电路结构、逻辑功能、动作特点上主要有哪些不同?,.,45,图5.2.9(b)与非门同步JK触发器工作原理,01,10,11,01,J=1K=0,11,01,J=1K=0,J有效置“1”，但从“0”到“1”历经不定态。,01,10,11,01,J=1K=1,10,01,11,10,J=1K=1,J=K=1，电路反态工作，“0”到“1”，或“1”到“0”。,基本特点,.,46,时钟有效电平期间，在输入触发信号作用下，电路能被置“0”和置“1”，且具有记忆能力；从“1”置“0”和从“0”置“1”时，电路分两步动作，且以不定状态过渡；存在不定态，有约束条件。置“0”和置“1”过程中，电路分两步动作，且以不定状态过渡。又称为空翻现象工作速度高，但抗干扰能力差。,图5.2.10,当J=K=1时，在时钟信号作用下，电路依次反态工作，具有计数能力。如图5.2.10所示。,.,47,5.2.4同步D触发器电路组成和动作特点电路组成和逻辑符号D触发器的逻辑电路，可以在JK(RS)触发器电路的基础上改进得到，当然，也可以独立设计。,图5.2.11(a)所示，是在与非门构成的同步RS触发器基础上改进成D触发器的原理电路。也可以用同步JK触发器基础上改进而成，如图5.2.11(b)所示。当然，也可以用与非门或或非门独立设计。,图5.2.11(a)RS改进电路,D,.,48,图5.2.11(b)JK改进电路,D,D触发器的逻辑符号如图5.2.11(c)所示。,D触发器的逻辑功能只是JK触发器的特例，D触发器又称锁存器，可用来传输、存放输入信号(数据)。,工作原理在CP=0期间，同步D触发器的输出将保持原态不变,.,49,在CP=1期间，触发器能正常工作，工作原理如图5.2.12。,图5.2.12与非门同步D触发器工作原理,D=0,1,0,10,01,11,10,D=0,1,0,置“0”，从“1”到“0”历经不定态1*,10,11,01,D=1,0,1,D=1,0,1,01,置“1”，从“0”到“1”历经不定态1*,.,50,在CP=0期间，门G1、G2被时钟封锁了，使门G3、G4构成的基本RS触发器的输入始终为高电平。则D触发器输出保持原态不变，既Qn+1=Qn。在CP=1期间，D触发器正常工作。不论Qn=0，还是Qn=1，只要D=0时，将使Qn+1=D=0，称为触发器置“0”。不论Qn=0，还是Qn=1，只要D=1时，将使Qn+1=D=1，称为触发器置“1”。,动作特点时钟有效电平期间，在输入信号作用下，电路能被置“0”和“1”，且具有记忆能力。,.,51,从“1”置“0”和从“0”置“1”时，电路分两步动作，且以不定状态过渡。工作速度低，抗干扰能力差。,5.2.5同步T触发器电路组成和动作特点电路组成和逻辑符号同样，T触发器的逻辑电路，可以在JK(RS)触发器电路的基础上改进得到，如图5.2.13(a)所示。当然，也可以独立设计。,.,52,电路组成和逻辑符号同样，T触发器的逻辑电路，可以在JK(RS)触发器电路的基础上改进得到，如图5.2.13(a)所示。当然，也可以独立设计。图5.2.13(b)为同步T触发器的逻辑符号,图5.2.13同步T触发器原理电路和逻辑符号,(a)与非门逻辑电路,.,53,工作原理,图5.2.14同步T触发器工作原理,T=0,11,10,T=0,11,01,T=0，电路保持现态不变，Qn+1=Qn,01,10,11,01,T=1,10,01,11,10,T=1,T=1，电路反态工作，01，10,.,54,在CP=0期间，门G1、G2被时钟封锁，使门G3、G4构成的基本RS触发器的输入始终为高电平。T触发器的输出保持原态不变，既Qn+1=Qn。在CP=1期间，T触发器正常工作。,基本动作特点和D触发器相同。,不论Qn=0，还是Qn=1，只要T=0时，将使Qn+1=Qn，称为触发器“保持工作”。,动作特点,.,55,5.3主从触发器和边沿触发器5.3.1主从RS触发器5.3.2主从JK触发器5.3.3主从D、T触发器5.3.4边沿触发器,.,56,5.3.1主从RS触发器主从RS触发器的电路组成和逻辑符号主从RS触发器电路和逻辑符号如图5.3.1和.2所示。,图5.3.1主从RS触发器原理电路,.,57,是由两个相同的同步RS触发器串联组合而成，分别称为主触发器和从触发器。主触发器和从触发器的时钟信号总是反相的。,工作原理下面对图5.3.1(a)所示的电路进行分析。对应的逻辑符号见图5.3.2(b)。,图5.3.2主从RS触发器的逻辑符号,.,58,在CP=0期间，主触发器被时钟信号封锁，从触发器的输入态不会改变，则主从RS触发器的输出状态保持不变。即Qn+1=Qn。在CP=1期间，主触发器工作，其输出状态Q1n+1随着输入信号R和S的变化而改变。但从触发,器被时钟封锁，它的输出不变。则主从RS触发器状态仍保持不变。即Qn+1=Qn。在CP从0到1(上升沿)时刻，主触发器从锁定到工作，同时从触发器从工作到被锁定，则主从RS触发器状态保持不变。即Qn+1=Qn。,.,59,在CP从1到0(下降沿)时刻，主触发器从工作到锁定，同时，从触发器从封锁到工作。主从RS触发器的输出状态，由CP=1最后时刻输入的R、S和相应的现态Qn决定，仍遵循基本RS触发器逻辑原理工作。,.,60,CPRS,CP=0期间CP=1期间CP=0期间,主Q1不工作主Q1工作主Q1不工作从Q2工作从Q2不工作从Q2工作,主从触发器Q如何工作？,主触发器Q1和从触发器Q2串联接力工作，好象交接不畅通?如何解决?,按信号流程，主触发器Q1在先，从触发器Q2在后，仔细研究可以找到交接之处！,交接：主触发器Q1交给从触发器Q2。且必须是工作时交接！,特性表和特性方程,.,61,表5.3.1主从RS触发器特性表,主从RS触发器动作特点和缺陷只在时钟信号每个周期内的有效沿时刻工作(时钟的上升沿或下降沿)。因此，抗干扰能力有所提高。,这种主从RS触发器只在时钟信号的下降沿时刻工作，输出状态的更新遵循基本RS触发器逻辑原理。根据以上分析结果列特性表5.3.1。,主从RS触发器特性方程和基本RS触发器的相同。,.,62,但在置“0”和置“1”时，电路的输出状态仍以不定状态的方式过渡；当输入信号均有效时，仍然存在不定态，有约束条件。5.状态转换图和时序波形图主从RS触发器的状态转换图和基本RS触发器的相同。波形图画法如图5.3.3所示。,图5.3.3主从RS触发器时序波形图,.,63,5.3.2主从JK触发器主从JK触发器的电路组成和逻辑符号主从JK触发器电路和逻辑符号如图5.3.4和.5所示。,图5.3.4主从JK触发器原理电路,.,64,是由两个相同的同步JK触发器串联组合而成，分别称为主触发器和从触发器。主触发器和从触发器的时钟信号总是反相。,工作原理对图5.3.1(a)所示的电路进行分析。在CP=0期间，时钟信号锁定主触发器，从触发器工作，但从触发器输入状态不会改变，则主从JK触发器,图5.3.5主从JK触发器的逻辑符号,.,65,的状态不变。即Qn+1=Qn。在CP=1期间，主触发器工作，输出状态Q1n+1随着输入信号J和K的变化而改变。时钟封锁从触发器，使其输出保持不变。则主从JK触发器状态仍保持原态不变。即Qn+1=Qn。在CP从0到1(上升沿)时刻，主触发器从锁定到工作，同时，从触发器从工作到被锁定，则主从JK触发器保持原态不变。即Qn+1=Qn。在CP从1到0(下降沿)时刻，主触发器从工作转为锁定，同时从触发器解除封锁开始工作。主从触发器状态取决于CP=1最后时刻的输入J、K和相应的现态决定的次态。,.,66,主从JK触发器的工作原理，即主从JK触发器输出次态Qn+1，由CP有效沿时刻的输入J、K和相应的现态Qn决定。与同步JK触发器逻辑相同。,特性表和特性方程通过以上分析可知，主从JK触发器只在时钟有效沿时刻工作，输出状态的更新遵循JK触发器逻辑原理。输入触发信号J、K为高电平有效方式。根据以上分析，结果列特性表5.3.2。,.,67,表5.3.2主从JK触发器特性表,动作特点和缺陷只在时钟信号每个周期内的有效沿时刻动作(要么是时钟的上升沿，要么是时钟的下降沿)。因此，抗干扰能力有所提高。,Qn,.,68,但在置“0”和置“1”时，电路的输出状态仍以不定状态的方式过渡；当输入触发信号均有效时，以反态形式确定，没有约束条件。5.状态转换图和时序波形图主从JK触发器的状态转换图和同步JK触发器的相同。波形图画法如图5.3.6所示。,图5.3.6时序波形图,.,69,5.3.3主从D、T触发器主从D、T触发器的电路组成和逻辑符号主从D、T触发器电路和逻辑符号如图5.3.7和.8所示,图5.3.7主从D、T触发器原理电路,.,70,是由两个相同的同步D、T触发器串联组合而成，分别称为主触发器和从触发器。主触发器和从触发器的时钟信号总是反相。,工作原理在CP=0、1期间，主触发器被时钟信号锁定，从触发器的输入状态不会改变，则主从D、T触发器的状态不变。即Qn+1=Qn。,图5.3.8主从D、T触发器的逻辑符号,.,71,在CP从0到1(上升沿)时刻，主从D触发器工作主锁定不工作仍保持原态不变。即Qn+1=Qn。在CP从1到0(下降沿)时刻，主从D触发器工作。在CP从0到1(上升沿)时刻，主从T触发器工作。在CP从1到0(下降沿)时刻，主从T触发器工作主锁定不工作仍保持原态不变。即Qn+1=Qn。特性表和特性方程D、T触发器特性表见表性5.3.2。,.,72,表5.3.3主从D触发器特性表表5.3.4主从T触发器特性表,Qn+1=D,动作特点和缺陷只在时钟信号每个周期内的有效沿时刻动作(要么是时钟的上升沿，要么是时钟的下降沿)。因此，抗干扰能力有所提高。,.,73,但在置“0”和置“1”时，电路的输出状态仍以不定状态的方式过渡；当输入触发信号均有效时，以反态形式确定，没有约束条件。5.状态转换图和时序波形图主从D、T触发器的状态转换图和同步D、T触发器的相同。波形图画法如图5.3.9所示。,图5.3.9主从D、T触发器波形图画法,.,74,5.3.4边沿触发器负边沿JK触发器电路组成负边沿JK触发器的逻辑电路和逻辑符号如图5.3.10所示。功能分析负边沿JK触发器电路在工作时，要求其与非门G3、G4的平均延迟时间tpd1比与或非门G1、G2构成的基本触发器的平均延迟时间tpd2要长，起延时触发作用。,.,75,图5.3.10负边沿JK触发器逻辑电路和逻辑符号,CP=1期间，与或非门输出为：,所以，触发器状态保持不变。和与非门G3、G4的输出无关.,.,76,CP=0期间，门G3、G4输出为Y4=Y3=1，使与或非门G1、G2构成的基本RS触发器的输入无效，触发器的状态仍保持不变。具体计算如下：,CP时刻：CP=1时，触发器输出用Q1表示，之后的CP=0时触发器输出用Q0表示，具体计算如下：,CP时刻：CP=0时，触发器输出用Q0表示，之后的CP=1时触发器输出用Q1表示，具体计算如下，可知触发器的输出状态还是不变。,.,77,此时，门G3、G4的输出Y3和Y4如下。之后，CP=0时，与或非门中的A、D与门结果为0，同时门G3、G4被封锁；门G1、G2变为与非门基本RS触发器，考虑到门电路的传输延迟时间tpd，不难得到JK触发器状态方程。,由上述分析得出，在CP脉冲下降沿时刻，触发器按类同于主从JK触发器逻辑原理工作。故称为负边沿JK触发器。其状态表、状态图、时序图与主从JK触发器基本相同。,.,78,维持阻塞D触发器电路组成,维持阻塞触发器有JK、T、D等几种功能，产品较多的是维持阻塞阻D触发器。维持阻塞D触发器，原理如图5.3.11所示。,图5.3.11维持阻塞D触发器原理电路,功能分析,CP=0期间，与门G3、G4被封锁，锁，输出G4=G3=1，使与门G1、G2构成的基本RS触发器输入无效，则D触发器的输出状态保持不变，Qn+1=Qn。,.,79,CP=1期间，若G3=0，G4=1，则置“0”维持线保证G5=1，置“1”维持线和置“1”阻塞线保证G6=0，使G3=0，G4=1不,会变化，和输入D无关，则D触发器输出状态保持不变；若G3=1，G4=0，置“0”阻塞线保证G3=1，即使G4变为“1”，对门G1、G2构成的基本RS触发器的输入,也无效，则D触发器的输出状态保持不变。仍和输入D无关，也确保触发器状态不会空翻。CP时刻，CP=1时与门G3、G4的输出和触发信号D无关，且其输出和触发信号D无关，且其输出不会改变与门G1、G2构成,.,80,的基本RS触发器的输出。之后的CP=0时，与门G1、G2构成的基本RS触发器的输入无效，则D触发器保持原态。,CP时刻，CP=0时，置“1”维持线和置“0”维持线均反馈“1”，使触发信号D输入成功，之后CP=1时，与门G3、G4开始工作，传输D到与门G1、G2构成的基本RS触发器的输入端，则触发器的输出状态才能更新。,触发器输出状态的更新遵循Qn+1=D。,.,81,该触发器为时钟上升沿有效边缘D触发器。其状态表、状态图、时序图与主从D触发器基本相同。CMOS边沿触发器电路组成,CMOS边沿触发器触发器有JK、T、D等几种功能，CMOS边沿D触发器原理如图5.3.12所示。,图5.3.12CMOS边沿D触发器原理电路,功能分析,CP=0期间，门TG2、TG3被封锁呈现高阻态，TG3阻断了触发信号D,.,82,的传输，门TG1、TG4传输工作，TG4与自已的非门构成闭路，使D触发器输出状态保持不变，即Qn+1=Qn。CP=1期间，门TG1、TG4被封锁呈现高阻态，TG1阻断了触发信号D的输入，门TG2、TG3传输工作，TG2与自已的非门构成闭路，使D触发器输出状态保持不变，即,Qn+1=Qn。CP时刻，CP=1使TG1、TG4高阻，阻断触发信号D，输出不变，且和D无关。之后的CP=0又使TG2、TG3高阻，仍阻断触发信号D，门TG4使电路输出状态不变，则D触发器仍保持原态。,.,83,CP时