计算机硬件基础-6存储系统.ppt

1,第6章存储系统,2,主要内容,存储系统的层次结构半导体存储器和只读存储器主存储器、存储器的容量扩展虚拟存储器与高速缓冲存储器,3,6.1存储器和存储系统,存储系统存储器的分类及主要技术指标,4,存储系统,将两个或两个以上速度、容量和价格各不相同的存储器用硬件、软件或软硬件相结合的方法连接起来就构成存储系统。系统的存储速度接近较快的存储器，容量接近较大的存储器。,5,存储系统,Cache存储系统,高速缓存主存,虚拟存储系统,主存辅存（外存）,Cache、主存和辅存构成了三级层次结构，较好解决了速度、容量和价格的问题。,6,存储器的分类,按在系统中的地位分类高速缓冲存储器、主存储器（内存）、辅助存储器（外存）按存储介质分类半导体存储器、磁表面存储器、光存储器按读写性质分类随机存储器（RAM）、只读存储器（ROM）,7,6.2半导体存储器,主存、Cache和闪存都是半导体存储器,8,6.2.1常用的半导体存储器,随机存取存储器（RAM）只读存储器（ROM）FLASH存储器（闪存）,静态RAM：SRAM动态RAM:DRAM当前流行DDRSDRAM,掩模ROM一次编程型ROM（PROM）可重写ROM,EPROMEEPROM,9,6.2.2半导体存储器的基本结构,存储体（存储矩阵）地址译码器存储控制电路三态双向缓冲器,10,存储体（存储矩阵）,存储体由大量基本存储电路（单元）组成，一个基本单元电路只能存放一位二进制信息。存储体（存储矩阵）的基本存储电路的排列方式：字结构方式：一个芯片上存放一个字的多个位，多用于容量较小的静态RAM中。位结构方式：一个芯片上存放许多字的同一位，多用于动态RAM中。,11,6.2.3半导体随机存储器,一、静态存储器SRAM特点：基本存储单元电路是一种半导体双稳态触发器。读写速度快、数据不需刷新，存储信息稳定；价格较高，适合作为高速缓存(Cache)使用。,12,典型SRAM芯片：6264芯片,容量：8K8bit,主要引线：地址线：A0A12；数据线：D0D7；输出允许信号：OE；写允许信号：WE；选片信号：CS1，CS2,13,6264芯片与系统的连接,D0D7,A0,A12,WE,OE,CS1,CS2,A0,A12,MEMW,MEMR,译码电路,高位A19地址信号A13,D0D7,系统总线,6264,+5V,返回,14,译码电路,将输入的二进制（地址）编码变换为一个特定的输出信号，即：将输入的高位地址信号通过变换，产生一个有效的输出信号，该信号选中某一个存储器芯片，使该存储器芯片进入工作状态。参与译码的高位地址信号决定了存储器的地址范围。,15,二、动态随机存储器DRAM,特点：DRAM基本存储单元依靠电容存储信息。DRAM芯片需要定时刷新，原因：存储时有漏电流，电容上的电荷会泄露，需要周期性地给电容补充电荷，即“刷新”。读出是破坏性的，读出后要立即进行“重写”。,16,DRAM刷新,刷新，一次一行刷新周期:每刷新一次的时间间隔最大刷新周期：对整个RAM全部刷新一遍所允许的最大时间间隔,17,典型DRAM芯片2164A,2164A：64K1bit,18,6.2.4半导体只读存储器（ROM）,可随机读取数据，但不能随机写入；掉电后信息不丢失几种ROM:掩模ROM：出厂时写入，用户不能修改。常用存储固定常数和表PROM:一次性可编程。常用于微程序存储器EPROM:内容的擦除需用紫外线擦除器。常做专用程序存储器（如BIOS芯片）EEPROM:电可擦除。常做专用程序存储器（如BIOS芯片）和电子产品的辅助存储器,19,6.2.5存储器的工作时序,CPU对存储器的一次访问，要执行一个总线周期。一个总线周期包括：4个时钟周期。例（第4章做过）：在5MHz的工作频率时，一个总线周期为0.8s=800ns。,20,6.3主存储器,主存储器的基本组成与结构主存储器的主要技术指标主存储器的容量扩展,21,6.3.1主存的基本组成与结构,存储器有存储周期的限制(存储周期是CPU连续两次访问存储器所需要的最短时间间隔),刚访问过存储器后不能立即进行下一次访问。所以，采用多体交叉存储结构避免对同一个存储芯片的连续访问；可以在一个存储周期内访问多个字，可以明显提高存取速度。,22,6.3.2主存储器的主要技术指标,存储容量最大存取时间存取周期:CPU连续两次访问存储器所需要的最短时间间隔功耗集成度,23,6.3.3主存储器容量扩展技术,用多片存储芯片构成所需的内存容量，每个芯片在内存中占据不同的地址范围，任一时刻仅有一片（或一组）被选中。,位扩展字扩展字位扩展,24,存储器扩展技术,存储芯片的存储容量等于：单元数每单元的位数,字节数,字长,如：64K1位，512K8位习题：P136-4、5、6,25,位扩展,当存储器芯片的字长小于所需内存单元的字长时，则进行位扩展，使每个单元的字长满足要求。,26,位扩展原则,将每片的地址线、控制线并联，数据线单独引出。位扩展特点：存储器的单元数不变，位数增加。例：见P126图5-19,27,字扩展,地址空间的扩展。芯片每个单元中的字长满足，但单元数不满足。扩展原则：每个芯片的地址线、数据线、控制线并联，仅片选端单独引出，以实现每个芯片占据不同的地址范围。例：见P127图5-20,28,字位扩展,根据内存容量及芯片容量确定所需存储芯片数；进行位扩展以满足字长要求；进行字扩展以满足容量要求。若已有存储芯片的容量为LK，要构成容量为MN的存储器，需要的芯片数为：（M/L）（N/K）,29,6.3.4存储器与CPU的连接,当存储器容量不大时，系统地址总线的位数会多于存储器地址总线位数。此时要注意译码方式，防止地址重叠与冲突。回到6264芯片连接图译码方式：全地址译码部分地址译码,30,全地址译码,用全部的高位地址信号作为译码器的输入存储器芯片的每一个存储单元都具有唯一的内存地址。,31,全地址译码例,A19,A18,A17,A16,A15,A14,A13,基于程序和数据访问的局部性原理，在CPU与主存之间增加Cache（由SRAM和控制器组成）。Cache的功能完全由硬件实现。Cache、主存和辅存构成了三级层次结构。,40,Cache的工作原理,CPU,Cache,主存,DB,41,Cache的命中率,Cache与内存的空间比一般为：1128CPU读取指令或数据时首先在Cache中找，若找到则“命中”，否则为“不命中”。命中率（可达95%以上）影响系统的平均存取速度，系统的平均存取速度=Cache存取速度命中率+RAM存取速度不命中率例：RAM存取速度60ns,Cache存取速度5ns，Cache命中率95%，求系统平均存取速度,42,地址的映像与变换,Cache和主存都机械地分成大小相同的块。全相连：主存中的任何一块都可以装入到Cache中的任意一块位置上。直接相连：主存中的一块只能映像到Cache中的一个特定的块。组组相连：主存和Cache都分组，组间直接映像，组内的块全相连映像。,43,Cache的读写操作-Cache与主存存取一致性,读操作写操作,贯穿读出式旁路读出式,直写式（写贯穿）缓存直写式回写式,44,读操作：贯穿读出式,CPU对主存的所有数据请求都首先送到Cache，在Cache中查找。若命中，将数据从Cache中取出；如果不命中，则将数据请求传给主存。,CPU,Cache,主存,45,读操作：旁路读出式,CPU向Cache和主存同时发出数据请求。如果命中，则Cache将数据回送给CPU，并同时中断CPU对主存的请求；若不命中，则Cache不做任何动作，由CPU直接访问主存。,CPU,Cache,主存,46,写操作：直写式,从CPU发出的写信号送Cache的同时也写入主存。,CPU,Cache,主存,47,写操作：缓存直写式,在数据写入主存前加缓存器,CPU,Cache,主存,缓存器,48,回写式（写更新）,数据一般只写到Cache，当Cache中的数据被