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计算机组成原理,任课教师：石磊教授郑州大学信息工程学院计算机系Email:shilei,第一章计算机系统概论第二章运算方法和运算器补充：数字逻辑基础第三章内部存储器第四章指令系统第五章中央处理机第六章总线系统第七章外围设备第八章输入输出系统第九章操作系统支持,2,目录,数字逻辑基础,3.1逻辑代数3.2逻辑门电路3.3组合逻辑电路3.4时序逻辑电路3.5可编程逻辑器件,3.1逻辑代数,逻辑代数研究数字电路输入输出之间的逻辑关系数字电路是处理数字信号的电子线路数字信号（Digitalsignal）时间和数值离散的信号高电平和低电平的二值信号,3.1.1逻辑(Logic)关系,逻辑是指事物的前因后果所遵循的规律只有两个逻辑状态：真和假逻辑状态可用数字1和0表示对应数字信号高电平和低电平逻辑变量只有两个取值，称为逻辑1和逻辑0仅表示两种状态，没有数量含义或大小之分逻辑关系反映事物间的相互关联3种最基本的逻辑关系与(AND)或(OR)非(NOT),1.逻辑与（AND）,某一事件发生的多个条件必须同时具备，该事件才能发生,逻辑1：开关闭合、灯亮逻辑0：开关断开、灯灭,真值表,逻辑与（逻辑乘）的特点,只要有0则与结果为0，只有全部为1与结果才是1总结为“任0则0，全1则1”,“与”逻辑表达式FAB或FAB“与”运算规则000010100111,与门电路,2.逻辑或（OR）,某一事件发生的多个条件中只要有一个或一个以上条件成立，该事件就可以发生,逻辑1：开关闭合、灯亮逻辑0：开关断开、灯灭,真值表,逻辑或（逻辑加）的特点,只要有1则或结果为1，只有全部为0或结果才是0总结为“任1则1，全0则0”,“或”逻辑表达式FA+B“或”运算规则0+000+111+011+11,或门电路,3.逻辑非（NOT）,某一事件的发生取决于条件的否定事件与事件发生的条件之间构成矛盾,逻辑1：开关闭合、灯亮逻辑0：开关断开、灯灭,真值表,逻辑非（逻辑否、逻辑反）的特点,输入0非结果是1，输入1非结果是0总结为“1则0、0则1”,非门电路（反相器）,“非”逻辑表达式“非”运算规则,上划线、小圆圈，或者负号、星号等常用来表示求反,4.复合逻辑关系,（1）与非逻辑（2）或非逻辑（3）异或逻辑（XOR）（4）同或逻辑（5）与或非逻辑,常用逻辑关系及逻辑符号,3.1.2逻辑代数的运算规则,字母表示变量逻辑变量只有0和1两种取值“与”、“或”、“非”3种基本逻辑运算自变量：输入逻辑变量、表示条件因变量：输出逻辑变量、表示结果,原变量：A直接使用字母表达的逻辑变量反变量：上划线表示非逻辑的逻辑变量,1.逻辑函数,Ff(A1，A2，An)输入逻辑变量：A1，A2，An输出逻辑变量：F（1）逻辑表达式由逻辑变量和3种基本运算符(及复合逻辑运算符)构成的式子（2）真值表由逻辑变量的所有可能取值组合及其对应的逻辑函数值所构成的表格,判断两个逻辑函数是否相等，通常也使用表达式推导和真值表方法,2.基本运算,与运算规则：000010100111或运算规则：0+000+111+011+11非运算规则：,3.基本运算定律,交换律：ABBAABBA结合律：(AB)CA(BC)(AC)BA(BC)(AB)C(AC)B分配律：A(BC)ABACABC(AB)(AC)反演律（摩根定律）：,【例3-1】真值表方法证明分配律,列出逻辑变量所有取值组合计算两个表达式的相应值，全部对应值都相同,=,【例3-2】公式推导方法证明分配律,(AB)(AC)(AB)A(AB)C分配律AAABACBC分配律A1ABACBC与规则A(1BC)BC分配律ABC或规则,利用运算规则、公理、定理进行推导证明,4.重要规则：代入规则,两个相等的逻辑表达式中均含有某个变量，如果将所有出现该变量的位置都用相同的另一个逻辑表达式替代，则这两个新的逻辑表达式仍然相等,由：A(BC)ABAC若：C都用(C+D)代替即：A(B(CD)ABA(CD)得到：A(BCD)ABACAD,4.重要规则：反演规则,如果将逻辑表达式中所有的“”变成“”，“”变成“”，“0”变成“1”，“1”变成“0”，原变量变成反变量，反变量变成原变量；并保持原逻辑表达式的运算顺序不变，则所得到的新逻辑表达式为原函数的反函数,4.重要规则：对偶规则,如果将逻辑表达式中所有的“”变成“”，“”变成“”，“0”变成“1”，“1”变成“0”；并保持原逻辑表达式的运算顺序不变，则所得到的新逻辑表达式称为原函数的对偶式如果两个逻辑表达式相等，则其对偶式也相等,3.1.3-1逻辑函数的形式,（1）与-或表达式（积之和）若干“与项”进行“或”运算构成的表达式“与项”是多个原变量、反变量相“与”组成，也可以是单个原变量或反变量（2）或-与表达式（和之积）若干“或项”进行“与”运算构成的表达式“或项”是多个原变量、反变量相“或”组成，也可以是单个原变量或反变量,3.1.3-2逻辑函数的转换,3.1.3-3逻辑函数的化简,最简与-或表达式：表达式中“与项”个数最少在“与项”个数最小基础上，每个“与项”的变量个数最少最简或-与表达式：将上述要求的“与项”换为“或项”利用公式化简经常使用的技巧：并项法、吸收法、消去法、配项法常用的逻辑函数化简方法还有：卡诺（Karnaugh）图化简法表格化简法（Q-M法）,【例3-3】公式化简,3.2逻辑门电路,逻辑门电路是实现逻辑关系的电子器件，构成了数字逻辑电路的基本单元电路常用的逻辑门电路:与门、或门、非门、与非门、或非门、异或门数字集成电路主要有两种类型：晶体管-晶体管逻辑TTL电路（Transistor-TransistorLogic）金属-氧化物-半导体MOS电路（MetalOxideSemiconductor）,3.2.1门电路实现,“门”的基本含义就是一个电子开关开关接通：满足一定条件时，电路允许信号通过开关断开：条件不满足时，信号不能通过,1.逻辑电平（高电平和低电平）,逻辑电路的两种状态，是两个不同的电压范围高电平（H）的典型值是电源电压（不高于）低电平（L）的典型值是0V（不低于）正逻辑高电平对应逻辑1低电平对应逻辑0负逻辑高电平对应逻辑0低电平对应逻辑1,2.晶体管的开关特性：二极管,门电路由晶体管以及电阻等元件组成在数字电路中，晶体管工作在两个极端状态：完全截止或充分导通（达到饱和）相当于开关的断开和接通,二极管,等效电路,2.晶体管的开关特性：三极管,三极管有3个引出端：基极B、集电极C、发射极E三极管有3种工作状态：截止、放大、饱和数字电路利用三极管的饱和与截止状态，使其成为一个可控的电子开关,三极管,等效电路,2.晶体管的开关特性：MOS管,MOS管有3个引出端：栅极G、漏极D、源极S在数字电路中MOS管也工作于开关状态，栅极和源极间电压控制漏极和源极之间的导通和截止，相当于一个受控开关,MOS管,等效电路,3.门电路实现,利用晶体管的开关特性可形成具有逻辑功能的门电路,三极管构成的与非门电路,3.2.2集成电路（IntegrationCircuit）,把晶体管、电阻及电路连线等制作在一块半导体基片上，并封装在一个壳体内的逻辑门电路集成逻辑电路的优势体积小、可靠性高、速度快、成本低便于安装调试等根据集成电路中包含逻辑门个数或者元件个数，有：小规模集成电路SSI中规模集成电路MSI大规模集成电路LSI超大规模集成电路VLSI,1.TTL型和MOS型,数字集成电路可以分成两大类采用双极型半导体元件的双极型集成电路采用MOS管的单极型集成电路（MOS集成电路）双极型集成电路主要有TTL（晶体管-晶体管逻辑）电路速度快、负载能力强，但功耗大、集成度低MOS型集成电路以CMOS电路应用最广，还有NMOS和PMOS等结构简单、功耗低、集成度高，但速度较低,2.74系列中小规模集成电路-1,2.74系列中小规模集成电路-2,3.2.3三态门（TS门，Three-stateGate）,三态门是具有3种输出状态的逻辑门电路工作状态：高电平（逻辑1）、低电平（逻辑0）禁止状态：高阻状态，不是一种逻辑值输出高阻的第3态像是在其输出端连接了一个阻抗很高的电路相当于与其他电路断开了连接（简称开路）,三态门的作用,双向三态门,总线,3.3组合逻辑电路,组合逻辑电路（Combinationallogiccircuit）电路的稳定输出值仅取决于当前输入值的组合，与过去的输入值无关由逻辑门电路组成，信号单向传输、无反馈回路,Fif(X1,X2,Xn)i1,2,m,3.3.1编码器（Encoder）,将信号变换为对应的特定代码的过程称为编码实现编码的电路称为编码器将输入信号转换为二进制数字编码，便于处理普通编码器要求输入信号中任何时刻只能有一个而且只有一个为有效电平（或为高或为低）不允许有其他输入组合优先编码器每个输入信号具有约定的优先权级别多个输入信号有效时，将优先权最高的信号编码,【例3-4】设计8:3编码器-1,【例3-4】设计8:3编码器-2,【例3-4】设计8:3编码器-3,3.3.2译码器（Decoder）,译码是编码的相反过程译码器是分析输入编码、产生对应输出的器件将给定输入代码翻译（变换）为对应输出信号当输入端加某一组合信号时，对应这一组合的一个输出端便有有效信号输出具体的译码器也有多种二进制译码器：将n个输入变换成2n个输出码制变换译码器：把一种形式的代码转换为另一种形式代码数字显示译码器：使二进制数值转换为用于数码管显示的代码,【例3-5】分析2:4译码器,3.3.3加法器（Adder）,加法器实现二进制整数的加法半加器（Half-Adder）：不考虑低位进位全加器（Full-Adder）：考虑低位进位半加器和全加器实现一位二进制数的加法,多位加法器,对于实际的多位数据相加串行加法器只用一个全加器，一位一位地串行相加并行加法器用多个全加器同时对多位数据进行相加并行加法器处理进位行波进位加法器串行进位，低位相加的进位连接到高位加法器先行进位加法器并行进位，将所有进位都直接从最低进位生成,3.4时序逻辑电路,时序逻辑电路（Sequentiallogiccircuit）稳定输出值不仅取决于当前输入值的组合，还与过去的输入值（即电路的原来状态）有关由组合逻辑电路和存储电路两部分组成存储电路存在反馈回路，记忆过去状态同步时序逻辑电路状态变化由一个时钟信号C（Clock）控制这个时钟对电路状态起着同步变化的作用异步时序逻辑电路没有统一的时钟信号的时序电路输入信号的变化将直接引起电路状态的改变,示意图,时序逻辑电路的结构示意图,返回,时钟脉冲,3.4.1触发器,具有逻辑0和逻辑1两个稳定状态输入信号没有改变时，触发器保持某个状态稳定不变，即具有记忆的功能在一定输入信号作用下，它可以从一个稳定状态转移到另一个稳定状态触发器具有接收输入值并保存起来的作用触发器是记忆元件的基础,1.基本R-S触发器,引入反馈，使得电路具有了记忆能力,基本R-S触发器的工作过程,功能表,约束条件：R和S不允许同时为0约束方程：RS1,基本R-S触发器的功能,具有两种稳定的状态只要RS1，触发器保持原态（记忆能力）稳态情况下，两输出互补具有置位和复位功能输入端R1、S0，使触发器输出Q1置位输入端R0、S1，使触发器输出Q0复位,状态表,2.D触发器,当时钟信号C0时RS1不论输入D怎样，D触发器保持原状态不变当时钟信号C1时R和S相反、满足约束条件D0使R0、S1故Q0D1使R1、S0故Q1输出Q跟随输入D变化,功能表、状态表、次态方程、状态图,3.触发器（Flipflop）和锁存器（Latch）,锁存器：电平触发触发器：边沿触发,时钟控制同步触发的时刻,4.J-K触发器和T触发器,J-K触发器功能表,T触发器功能表,3.4.2寄存器（Register）,一个触发器可以保存一位二进制信息n个触发器能够构成一个寄存器用于保存n位二进制信息寄存器是存放信息的常用逻辑器件用来暂时存放数据或指令代码具有数据的接收、保存和传送功能还可以实现数据的移位、串行并行转换等功能,寄存器是计算机的主要部件之一,1.并行寄存器（数码寄存器）,能对n位数据同时输入、保存或输出74LS273：上升沿触发、8位寄存器74LS374：上升沿触发、8位三态输出寄存器74LS373：高电平触发、8位三态输出寄存器,2.移位寄存器（串行寄存器）,移位：将数据的各个二进制位向左或右移动一位移位寄存器：实现移位操作，串行、并行数据转换等,将一位触发器的输出连接到下一位触发器的输入端，就可以构成移位寄存器,3.4.3计数器（Counter）,计数器是一种记录输入脉冲个数的时序电路当输入脉冲的频率一定时，又可作为定时器还可用于分频、产生节拍及进行数字运算等计数器用触发器构建在输入脉冲作用下使一组触发器的状态逐个转换不同的状态组合表示个数的增加或减少计数器的种类很多加法计数器、减法计数器、可逆计数器二进制计数器、十进制计数器,3.5可编程逻辑器件,全用户定制电路（Full-customdesignIC）：为满足各种具体应用而生产的专用集成电路ASIC（ApplicationSpecificIntegratedCircuit）非用户定制电路：适合多种用途、常作为基本部件的通用集成电路可编程逻辑器件PLD（ProgrammableLogicDevice）厂家生产的具有通用性的半成品集成电路芯片需由用户根据要求进行编程实现特定功能可称为半用户定制电路也可以归类为ASIC的一个分支,3.5.1PLD器件,包含上百、上千或上万个逻辑门逻辑门之间的连接关系可变（由用户编程设计具体的逻辑功能）新型PLD器件还支持重复编程PLD器件是构建数字电路系统的理想器件结构灵活、性能优越、设计简单方便用户设计开发自己的专用集成电路,1.PLD的基本结构,主体：与门和或门构成的“与阵列”和“或阵列”输入端设置有输入缓冲器电路，产生原变量和反变量输出端可以直接输出、寄存输出，可以高电平、低电平或者三态输出，还可以反馈到输入端在基本结构基础上，增加电路、完善功能，构成更方便的可编程器件,2.PLD的发展,可编程只读存储器PROM（ProgrammableROM）固定连接的与门阵列和可编程连接的或门阵列主要作为存储器使用可编程逻辑阵列PLA（ProgrammableLogicArray）“与阵列”和“或阵列”都可编程的受引脚数目限制、规模不大，使用并不广泛可编程阵列逻辑PAL（ProgrammableArrayLogic）或阵列固定、与阵列可编程简化了制造工艺、速度提高、成本降低通用阵列逻辑GAL（GenericArrayLogic）用户可定义每个输出的结构和功能功能更强，使用更灵活，应用更广泛,复杂可编程逻辑器件CPLD（ComplexPLD）,将类似于GAL的电路作为其一个基本单元通过可编程开关实现基本单元之间的相互连接基本单元可编程的与阵列和或阵列构成组合逻辑触发器实现时序逻辑但寄存器资源相对较少适合设计组合逻辑较多的电路可编程开关采用电擦除可编程只读存储器EEPROM技术编程后能够保持不变,CPLD结构,现场可编程门阵列FPGA,有大量基本单元、且通过可编程开关互连基本单元不同于CPLD组合逻辑部分基于查找表LUT结构寄存器资源相对丰富适合设计时序逻辑较多的电路可编程开关把编程信息存储在静态随机访问存储器SRAM单元必须在通电之后立即向SRAM加载编程信息,FPGA（FieldProgrammableGateArray）,FPGA结构,3.5.2电子设计自动化EDA,现代电子设计方法和实现手段以硬件描述语言HDL表达设计意图采用EDA工具作为软件开发环境基于GAL、CPLD、FPGA等器件利用计算机辅助设计实现硬件设计软件化,EDA（ElectronicDesignAutomation）,PLD器件的广泛应用完善的开发环境集成电路设计规模的增大,1.硬件描述语言HDL,可以对硬件进行描述的计算机语言既具有一般高级程序设计语言的功能特性又具有描述硬件电路的能力IEEE国际标准VHDL（VeryhighspeedintegratedcircuitHDL）VerilogHDL,HDL（HardwareDescriptionLanguage）,2.VHDL语言程序简介,ENTINYdecoder2to4IS-实体声明PORT(-端口说明x:INbit_vector(1DOWNTO0);-输入引脚x1和x0y:OUTbit_vector(3DOWNTO0);-输出引脚y3y0ENDdecoder2to4;-实体结束ARCHITECTUREcombOFdecoder2t