数电-时序逻辑电路练习题(修改)

.第1页、数字电子技术的自我测试练习、第6章时序逻辑电路、第2页、数字电子技术第5章时序逻辑电路的个别选择问题、第1、时序逻辑电路在结构上为() 根据、定时逻辑电路的任意一个时刻的输出信号，不仅是该时刻的输入信号，还具有与输入信号作用前放置电路的状态相关的功能特征，在结构上需要放置存储电路存储电路以前的状态。第3页、数字电子技术第5章时序逻辑电路单独选择问题、第2、同步时序逻辑电路与异步时序逻辑电路的区别在于异步时序逻辑电路。 在配置上，异步定时逻辑电路各自的触发器的时钟端子没有连接到相同的时钟信号上，没有统一的时钟控制，并且在状态改变时它们不与时钟脉冲同步。在第4页、数字电子技术5章时序逻辑电路个别选择问题、3、图示的各逻辑电路中的1位的二进制计数器的情况下为() ，第5页，数字电子技术第5章时序逻辑电路个别选择问题，从4，0开始计数的n进计数器，最后的计数状态为() 从、0开始计数的n进制增量计数器的计数状态依次为0、1、2、N-1，共计n个计数状态。第六页，数字电子技术5章时序逻辑电路单独选择问题，由5，n个触发器构成的计数器，最大计数数为() 在、触发器q侧有0、1两种可能的状态，n个触发器有2n种可能的状态，最大计数数为2n个。在构成第7页、数字电子技术第5章时序逻辑电路单独选择问题、第6、十二进制计数器的情况下，所使用的触发器至少为() 设，进数N=12，触发的个数为n，以N2n的关系计算n，取最小的整数，设n=4。第八页，数字电子技术5章时序逻辑电路单独选择问题，包括7和4个触发器的8421BCD代码计数器，以及它们的无关状态的数目为() ，8421BCD码计数器是十进制计数器，有效状态数为10个，4个触发器共计24=16个状态，无效状态数=1610=6个。第9页、数字电子技术5章时序逻辑电路个别选择问题8、以下计数器中不存在无效状态的是() 由、n个触发器构成的n位二进制计数器，2n个状态全部为有效状态，不存在无效状态。第十页，数字电子技术5章时序逻辑电路单独选择问题，9，异步计数器如图所示，如果触发器的当前状态Q3Q2Q1是110，则通过时钟使计数器的下一状态为() ，第11页，数字电子技术第5章时间序列逻辑电路个别选择问题，10，异步计数器如图所示，如果触发器的当前状态Q3Q2Q1是011，则在时钟的作用下计数器的下一个状态为() 如图所示，由、第12页、数字电子技术第5章时序逻辑电路个别选择问题、11，4位的二进制计数器74LS161构成的任意二进制计数电路的计数时间的最小状态为() 在、图示的电路中，构成任意进位计数器的方法将进位输出c作为差数法。 计数范围是将预设数输入侧的数值0110进位输出c设为1时的状态1111计数时的最小状态0110。 此外，如该图所示，第13页、数字电子技术5章时序逻辑电路个别选择问题、由12、4位二进制计数器74LS161构成的任意二进制计数器电路的计数器的有效状态数为() 在、图示的电路中，用于构成任意的二进制计数器的方法是复位法。 计数范围为预置数输入侧的数值0000时的状态1001的合计10个有效状态。 此外，如该图所示，第14页、数字电子技术5章时序逻辑电路个别选择问题、由13、4位二进制计数器74LS161构成的任意二进制计数电路的计数器的最大状态为() 在、图示的电路中，用于构成任意的二进制计数器的方法是复位法。 计数范围为预置数输入侧的数值0000时的状态1001的合计10个有效状态，计数器的最大状态为1001。第15页，数字电子技术第5章时序逻辑电路个别选择问题，14，以下设备中，具有串并数据变换功能的是()，移位寄存器采用串行输入，并行输出的动作方式，能够实现串行-并行数据的变换。第16页，数字电子技术的第5章时序逻辑电路填补了问题，1、时序逻辑电路在某时刻的稳定输出，不仅与该时刻的输入相关联。 在输入信号作用之前的电路被置于其上的状态中，时序逻辑电路在结构上是存储电路存储电路被置于其上的之前的状态，并且任何时间点的输出信号不仅取决于输入信号作用之前的电路被置于其上的状态。第17页，数字电子技术第5章时序逻辑电路填空，2、时序逻辑电路在构成上具有两个特征：一个包括由触发器等构成的电路，两个在内部存在路径。 在其上之前放置有存储电路(诸如、存储反馈和定时逻辑电路的触发器)的存储电路的状态时序逻辑电路的内部反馈以电路的输出状态被反馈到组合逻辑电路的输入端，并且与输入信号一起确定组合逻辑电路的输出端。第18页，数字电子技术第5章时序逻辑电路的填充问题，3、时序逻辑电路的“现状”反映时刻电路的状态变化的结果，“基准状态”反映时刻电路的状态变化的结果。 以前，在当前的输入信号作用之后，时序逻辑电路的状态变化的结果是新的状态，在被称为“子状态”的当前的输入信号作用之前，时序逻辑电路所处的状态称为“现状”，是在以前的时刻输入信号作用之后电路状态变化的结果。 4、时序逻辑电路根据其状态改变方式，分为时序逻辑电路和时序逻辑电路。 前者设定统一的时钟脉冲，后者不设定统一的时钟脉冲。同步异步、同步定时逻辑电路在结构上，各触发器的时钟端子与相同的时钟信号连接，具有统一的时钟控制，状态变化时和时钟同步。 异步定时逻辑电路在其配置上没有各触发器的时钟端子与相同时钟信号连接、没有统一的时钟控制和状态改变时与时钟脉冲不同步。第20页，数字电子技术的第5章的时序逻辑电路填补了问题，第5，时序逻辑电路的输出不仅是当前输入的函数，也是当前状态的函数，这种时序逻辑电路是被称作时序逻辑电路的时序逻辑电路的输出是当前状态的函数，与当前的输入无关， 或者独立地设置的输出不存在，并且照原样输出电路状态的时序逻辑电路被称为时序逻辑电路。MealyMoore、Mealy型时序逻辑电路、输出信号不仅依赖于之前输入的函数，还依赖于当前状态的函数。 Moore型时序逻辑电路是输出信号仅为当前状态的函数。根据第21页、数字电子技术第5章时序逻辑电路的填充问题、6、触发器的时钟脉冲作用方式，计数器有计数器和计数器的区别。 前者的触发器全部在同一时钟同时反转，后者的触发器的状态的反转在同一时钟不同时进行。同步异步、同步计数器在结构上各触发器的时钟端子与相同的时钟信号连接，具有统一的时钟控制、状态变化时和时钟同步。 异步计数器在结构上各触发器的时钟侧未与相同的时钟信号连接，没有统一的时钟控制，状态变化时与时钟不同步。第22页，数字电子技术第5章时序逻辑电路填补了问题，7、计数过程中，根据数字的增减规则，计数器分为计数器、计数器和可逆计数器3种。加法、加法计数器：在时钟CP的作用下，计数器有规律地递增计数。 减法计数器：在时钟脉冲CP的作用下，计数器有规律地计数。 可逆计数器：由于时钟脉冲CP的作用，所述计数器可减少有规律的计数，并且可减少有规律的计数。第23页，数字电子技术第5章时序逻辑电路填补问题，8、计数器工作时，对出现的个数进行计数。另外，时钟脉冲CP和计数器借助时钟脉冲CP执行状态转变，并且在不同状态中反应时钟脉冲CP的出现次数。第24页，数字电子技术第5章时序逻辑电路填补问题，构成9、1个2n进制计数器，需要触发器。 另外，在n、二进制计数器中，进制数n与触发器个数