VHDL语言入门教程PPT课件

- 1、3vhdl语言、vhdl : vhsichardwaredescriptionlanguage .3.1VHDL语言基础3.2VHDL基本结构3.3VHDL语句在VHDL中实现3.5常用电路VHDL程序3.6VHDL仿真HDL-描述hardwaredescriptionlanguage数字电路功能和操作的语言。 目的：提出电路设计效率，缩短设计周期，降低设计成本，在芯片制造前进行有效的仿真和错误检测。 优点： HDL设计的电路可以得到非常抽象的水平描述。 可以用于不同的进程，如RTL (注册表达式)中描述的IC。 HDL设计的电路可以在设计前期验证电路的功能水平。 HDL设计的电路类似于计算机编程。 常用的HDL语言： VHDL、VerilogHDL、- 3、VHDL是美国国防部于1980年代初为实现其高速集成电路硬件VHSIC计划而提交的描述语言IEEE从1986年开始致力于VHDL的标准化，由其他ASIC芯片制造商开发1995年，中国国家技术监督局推荐VHDL作为电子设计自动化硬件描述语言的国家标准。VHDL简介：4、复盖面广、系统硬件描述能力强、一种多层次硬件描述语言VHDL语言可读性强、计算机接受、易于理解的VHDL语言已经是可编程的VHDL语言，无论进程如何VHDL的优点在于：根据设计的最终实现或者目标设备的编程框，工具的不同会导致总的质量差异。-，5，3.1.1标识符(Identifiers )必须是VHDL定义的保留字符(关键字)，在开头字符必须是字母的末尾字符的下划线中，两个连续下划线不能区分大小写，不能作为标识符使用的字符最多为32个字符。 评论由两条连续的虚线(- )引导。 3.1VHDL语言的基础、标识符用于定义常量、变量、信号、端口、子例程或参数的名称，包括字母(a-z、a-z )、数字(0-9)和下划线(_ )字符。-，6，例如ABS，ACCESS，AFTER，ALL，AND，ARCHITECTURE，ARRAY，ATTRIBUTE，BEGIN，BODY，BUFFER，BUS，CASE，COMPONENT，CONSTANT，DISCONNECT，DOWNTO 实体退出，文件，FOR，FUNCTION，GENERIC，GROUP，IF，INPURE，IN，INOUT，IS，LABEL，LIBRARY，LINKAGE，LOOP，MAP，MOD，NAND，NEW，NEXT，NOR，NOT，NULL OUT PACKAGE，POUT，PROCEDURE，PROCESS，PURE，RANGE，RECODE，REM，REPORT，RETURN，ROL，ROR，SELECT，SHARED，SIGNAL，SLA，SLL，SRA，子类型，THEN，trra UNAFFECTED UNITS，UNTIL，USE，VARIABLE，WAIT，WHEN，WHILE，WITH，XOR，XNOR，关键字(保留字):关键字(keyword )是具有VHDL特殊意义的单词，只能作为固定用途使用，用户可以，-，7，3.1.2数据对象(DateObjects )，常量Constant，常量constant bus _ width:integer :=8； -定义总线宽度为常数8，数据对象有常数、变量、信号、文件4种。 的双曲馀弦值。 常数给定数名赋予固定值，只能分配一次。 赋值通常在程序开始之前进行，其值的数据类型在说明中指定。 常数名称：数据类型：=表达式，常数VCC:real :=5.0； -定义Vcc的数据类型为实数，赋值为5.0V，常量值必须与定义的数据类型相匹配，常量必须在包、实体、结构或进程说明区域中进行说明。 包中定义的常量由包含的实体、结构引用，实体说明中定义的常量仅显示在该实体中，流程说明区域中定义的常量仅显示在该流程中。-，8，Variable变量名称：数据类型：=初始值，variable count : integer0to 2553360=20； 定义count整数变量，变化范围为0255，初始值为20。变量Variable，变量仅适用于过程语句、函数语句和过程语句结构。 由于变量的代入是直接的，并且没有被预设，因此分配给变量的值立即变为当前值，变量不能表示“连接”或存储元件，并且不能设置传输延迟量。 变量赋值语句：目标变量名称：=表达式，变量定义语句：x:=10.0； -将实变量分配给10.0Y:=1.5 x代入运算式，并且表达式必须与目标变量的数据类型相同-位向量代入、-、9、Signal信号名称：数据类型3101 signal clock:bit :=0- -定义时钟信号类型，初始值表示0，信号表示逻辑门的输入输出，也可以表示存储元件的状态与连接线相似。 信号通常在结构、软件包和实体中描述。信号定义文件：signal count:bit _ vector (3down to0)； -定义count为4比特向量，信号赋值语句：目标信号名称=表达式，x=9； z0，1|h=1，others=0signala :位； signalb:std_logic； a=表(b ) STD _ logic类型为比特类型、具有转换表性质的常量、-、16、 STD_LOGIC_1164 、 STD_LOGIC_ARITH 和 STD_LOGIC_UNSIGNED 包提供的数据类型转换函数。17、属性、属性提供指定的特性，如信号、类型等。 “event :当属性对象发生事件时，将生成布尔值 true ，它通常用于检查时钟边缘是否有效。 上升沿： clockeventnanddclock=1、range :生成有限数组对象的范围、left :生成数据类型或数据子类型的左边距值的right，high，low，length， range :“0 ton”: reverse _ range:- 18，运算符，算术运算符： -，*，/，MOD，REM，SLL，SRL，SLA，SRA，ROL，ROR，*，ABS，关系运算符：=，/=，逻辑运算符： AND，OR，NAND，NOR，XNOR . a=10d(1)1； -元素和元素并排的数组长度为4.ifod=101011then.-if在if条件语句中，排序符号、-，20、运算符优先级、逻辑、算术运算符(NOT，*，ABS )、乘法运算符(/，MOD，REM，* )、正负运算符：-，加减法、排序运算符：-，-库、包ENTITYFreDeviderIS-实体声明port (时钟： instd _ logic； Clkout:OUTStd_logic； 结束； architecturebehaviorofreevideris-结构定义SIGNALClk:Std_Logic； begin process (时钟) begin if rising _ edge (时钟) then clk=not clk； ENDIF； 结束流程； Clkout=Clk； 结束； VHDL的基本设计单元结构：包装说明、实体说明、结构说明三个部分。-，25，3.2.1实体(实体)，实体名称ISGENERIC (常量名称：数据类型：设置值) PORT (端口名称1 :端口方向端口类型； 端口名2 :端口方向端口类型.端口名n :端口方向端口类型END实体名； 此外，该实体可以是在封装了设计实体之后外部通信接口，其描述了该设计单元的I/o接口信号或引脚。26、entityfrederisport (时钟： instd _ logic； Clokout:OUTStd_logic； 结束； 实体名称、最后一个端口声明语句没有分号，端口方向、端口类型、端口名称和实体名称由设计者自由命名，表示设计的电路芯片的名称，但必须与VHDL程序的文件名相同。 必须与文件名匹配27，例如generic (宽度： integer :=32 )； -描述宽度为32 generic (tmp:integer :=1ns )-描述延迟为1ns，一般描述，类属为设计实体与外部通信的静态信息提供信道，并规定端口大小、实体中子元件数量、实体时序特性等。格式： GENERIC (恒定名：数据类型：设定值) :恒定名：数据类型：设定值，-，28，端口方向： IN，OUT，INOUT，BUFFER，“OUT”和“BUFFER”均可定义输出端口，需要在实体内部反馈输出信号时，输出端口、29、同一方向、同一类型的端口可以进入同一说明文件。 实体全添加报告(a，b，c : in比特； sum，carry :输出位； 结束full _ adder；-，30，3.2.2结构(Architecture )，Architecture结构名称OF实体名称IS声明语句BEGIN功能描述语句END结构名称； 用于声明结构使用的信号、数据类型、常量、子例程、元件等。 宣言的内容是部分的。 具体描述结构的功能和行为。 结构定义了设计单元的具体功能，描述了该基本设计单元的工作、部件与内部的连接关系。 实体可以对应于多个结构，其中每个结构代表不同或不同的实现实体功能的方法。 在同一时刻只能发挥一个结构体的功能，通过CONFIGURATION决定用哪个结构体进行模拟和统合。 在本结构描述中，具体地给出了输入和输出信号之间的逻辑关系。-，31，architecturebehavioroffredevideris-结构定义SIGNALClk:Std_Logic； -信号声明begin process (clock ) begin if rising _ edge (clock ) then clk=not clk； ENDIF； 结束流程； Clkout=Clk； 结束；32、3.2.3库、包调用、LIBRARYIEEE； USEIEEE.Std_Logic_1164.ALL； 库库名称、USE库名称、包名称、项目名称； 此包中的所有资源，LIBRARYIEEE； USEIEEE.Std_Logic_1164.ALL； USEIEEE.Std_Logic_Arith.ALL； USEIEEE.Std_Logic_Unsigned.ALL；-、33、3.3vhdl文件、3.3.1并行文件在结构体中执行同时进行，执行顺序与标记顺序无关。34，并行信号赋值语句，简单赋值语句，目标信号名称=表达式，目标信号的数据类型与右表达式一致，archtecturebehavioroffereviderissuelk : STD _ logic； begin process (时钟) begin if rising _ edge (时钟) then clk=not clk； ENDIF； 结束流程； Clkout=Clk；-、35、选择信号代入文件、WITH选择式SELECT代入目标信号=式1WHEN选择值1、式2WHEN选择值1、式nWHENOTHERS； 如果选择值必须复盖所有可能的情况，而不能一个一个地指定，则使用OTHERS为其他情况寻找出口的选择值必须是排他的，条件不会重复或重复。36、LIBRARYIEEE； USEIEEE.Std_Logic_1164.ALL； entitymuxisport (数据0、数据1、数据2、数据3:instd _ logic _ vector (7下载到0 )； sel:instd _ logic _ vector (1下载到0 ) dout:out STD _ logic _ vector (7下载到0 )； 结束； architecturedataflowofmuxisbeginwithselselectodout=data0when“00”、Data1WHEN“01”、Data2WHEN“10”、Data3WHEN“11”、“00000000”WHENOTHERS 结束； 4X1多路复用器、-、37、-、38、条件信号代入语句、代入目标信号=式1WHEN代入条件1ELSE式2WHEN代入条件2ELSE式nWHEN代入条件nELSE式，各代入语句优先级不同，选择按照标记顺序从高到低的顺序排列。39、LIBRARYIEEE； USEIEEE.Std_Logic_1164.ALL； entity priority _ encode isport (I:instd _ logic _ vector (7下载到0 ) a:out STD _ logic _ vector (2下载到0 ) ) 结束； architecturedataflowofpriori