VHDL语言的高级议题

,2009年夏季,数字系统的VHDL设计,金明录教授,FPGA中的函数实现基于香农分解的函数实现FPGA的进位链商用FPGA的逻辑模块举例FPGA中的专用存储器FPGA中的专用乘法器可编程能力的代价FPGA和单热状态赋值FPGA的容量设计综合映射、布局和布线,第6章FPGA设计实例,只读存储器（ROM）,复习：基于ROM的逻辑函数实现,一个ROM可以用来实现任何组合电路。采用查表法（LUT）实现逻辑函数的真值表。,复习：基于ROM的逻辑函数实现,BCD-余3码转换器,复习：基于ROM的逻辑函数实现,复习：基于ROM的逻辑函数实现,ConfigurableLogicBlocks,I/OBlocks,BlockRAMs,XilinxFPGA,XilinxCLB,基于查找表（LUT）的可编程逻辑模块,1、FPGA中的函数实现,4选1多路选择器,1、FPGA中的函数实现,XC4000,F1,F2,循环移位计数器,2、基于香农分解的函数实现,6变量函数的香农分解,6变量函数的香农分解,7变量函数的香农分解,7变量函数的香农分解,XilinxSpartanSlice,3、FPGA的进位链,一个n位加法器，一般需要2n个逻辑模块，但用进位链只需要n个模块。,AllmajorsynthesistoolscaninfercarrylogicforarithmeticfunctionsAddition(SUM=A+B)Subtraction(DIFF=A-B)Comparators(ifABthen)Counters(count=count+1),4、FPGA中的级联链,5、商用FPGA的逻辑模块举例,Xilinx基本逻辑模块slice,CLB2-4Slice,AlteraStratix逻辑单元LE,6、FPGA中的专用存储器,RAMBlocksandMultipliersinXilinxFPGAs,基于LUT的RAM,实现LUT存储器的典型行为描述VHDL代码,实现专用存储器的典型行为描述VHDL代码,libraryIEEE;useIEEE.numeric_bit.all;entityMemory2isport(Address:inunsigned(6downto0);CLK，MemWrite:inbit;Data_In:inunsigned(31downto0);Data_Out:outunsigned(31downto0);endMemory2;architectureBehavioralofMemory2istypeRAMisarray(0to127)ofunsigned(31downto0);signalDataMEM:RAM;-noinitialvaluesbeginprocess(CLK)beginifCLKeventandCLK=1thenifMemWrite=1thenDataMEM(to_integer(Address)=Data_In;-SynchronousWriteendif;Data_Out=DataMEM(to_integer(Address);-SynchronousReadendif;endprocess;endBehavioral;,基于LUT的4x4乘法器,基于专用RAM的4x4乘法器,7、FPGA中的专用乘法器,7、FPGA中的专用乘法器,当我们需要计算两个多于18位数的乘法时，可以把多个内嵌专用乘法器连在一起用。若A和B均为32位，设C、D、E和F均为16位，并有,则有,libraryIEEE;useIEEE.numeric_bit.all;entitymultiplierisport(A，B:inunsigned(31downto0);C:outunsigned(63downto0);endmultiplier;architecturemultofmultiplierisbeginC=A*B;endmult;,8、可编程能力的代价,具有多个可编程SRAM单元的逻辑模块,FPGAI/O模块的可编程点,9、FPGA和单热状态赋值,当使用FPGA进行设计时，减少所用到的触发器的数量可能并不是很重要，但是我们应该努力减少所用逻辑单元的总数，也应该努力减少各单元之间的互连数目。为了设计更快的逻辑电路，我们应该努力减少用来识别每个等式的单元的数量。因此，通常使用单热状态赋值来帮助解决这些问题。单热状态赋值的每个状态都使用一个触发器。因此，一个具有N个状态的状态机需要N个触发器。每一个状态都有一个触发器被设置为。例如，一个4状态(T3，T2，T1，T0)系统使用4个触发器(Q3，Q2，Q1，Q0)，其状态赋值如下：,11、设计综合,一个VHDL代码即使能通过编译和仿真，但也不一定能正确综合。甚至即使它可以正确综合，也不一定就很有效的实现。通常，综合工具只支持部分VHDL代码，其它部分还要做修改以使综合工具“明白”设计者的意图。为了有效率的实现系统，还要对VHDL代码进行进一步的优化修正。,在VHLD描述中，一个信号可以表示触发器或寄存器的输出，也可以表示组合逻辑模块的输出。综合工具通过上下语句确定该信号所代表的含义。如下面的并发语句：Abbbb=0;,endcase;endprocess;endtest1;,If语句的综合,使用if语句时，我们应该注意给定每个分支的信号赋值,ifA=1thenNextstate=3;Z=1;endif；,ifA=1thenNextstate=3;Z=1;elseNextstate=2;Z=0;endif；,entityif_exampleisport(A，B:inbit;C，D，E:inbit_vector(2downto0);Z:outbit_vector(2downto0);endif_example;architecturetest1ofif_exampleisbeginprocess(A，B)beginifA=1thenZ=C;elsifB=0thenZ=D;elseZ=E;endif;endprocess;endtest1;,例题：LE=(A=B)语句生成的硬件电路是什么？假设A和B均为4位矢量。解：这是一个4位比较器。两个=符号中只有一个是用作赋值的。A和B之间的=是关系运算符。当A小于或等于B时，赋值符的右边返回TRUE或1。因此，当A小于或等于B时，LE置为1，否则LE置为0.,算术单元的综合,libraryIEEE;useIEEE.numeric_bit.all;entityexamplesisport(signalclock:inbit;signalA，B:insigned(3downto0);signalge:outboolean;signalacc:inoutsigned(3downto0):=0000;signalcount:inoutunsigned(3downto0):=0000);,endexamples;architecturex1ofexamplesisbeginge=B);-4-bitcomparatorprocessbeginwaituntilclockeventandclock=1;acc=acc+B;-4-bitregisterand4-bitaddercount=count+1;-4-bitcounterendprocess;endx1;,12、映射、布局和布线,映射是把一个与具体实现技术无关的电路和与具体某一目标实现技术有关的电路进行绑定。众所周知，一个设计可以用多种方法来实现：使用多路选择器、使用ROM或LUT、使用NAND门、使用NOR门或者使用AND-OR门。设计也可以合用这几种技术来实现。,布局是指把映射中确定的逻辑和I/O模块分配到目标实现硬件的各个位置上。它决定了每个子模块在硬件上的位置。,布线是指把设计的各个子模块链接在一起的过程。布线很大程度上依赖于布局。因此布线和布局通常是共同进行的。,骰子游戏（XC3000）,DesignandimplementasimpleunitpermittingtospeedupencryptionwithRC5-similarcipherwithfixedkeyseton8031microcontroller.Unlikeintheexperiment5,thistimeyourunithastobeabletoperformanencryptionalgorithmbyitself,executing32rounds.,LibraryIEEE;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityRC5_coreisport(clock,reset,encr_decr:instd_logic;data_input:instd_logic_vector(31downto0);data_output:outstd_logic_vector(31downto0);out_full:instd_logic;key_input:instd_logic_vector(31downto0);key_read:outstd_logic;);endAES_core;,Specification,VHDLdescription,Functionalsimulation,Post-synthesissimulation,Synthesis,FPGADesignProc