编程软件ispLEVER与原理图输入.ppt

编程软件ispLEVER,编程软件ispLEVER及原理图输入法,编程软件ispLEVER,ispLEVER编程软件在系统可编程器件设计步骤ISP器件的三种逻辑设计方法编译、模拟、器件适配与下载,ispLEVER编程软件,1.开发工具概念开发环境：Lattice公司提供的ispLEVER，是一种通用电子设计软件。,ispLEVER编程软件,(1)它支持原理图、硬件描述语言（ABEL-HDL、VHDL、Verilog）以及原理图和硬件描述语言混合输入三种方式。(2)能对设计进行逻辑优化，并将逻辑映射到器件中去，自动完成预布线，生成编程所需的熔丝图文件，通过下载电缆下载到器件中。(3)ispLEVER在WINDOWS平台上运行，支持层次设计，具有十分友好的人机界面。整个设计工作流程大致分为创建新设计项目，选择器件，输入源文件，编译与优化，逻辑模拟，连接和器件适配，下载等若干过程。,ispLEVER编程软件,2.项目导航器,ispLEVER使用了项目的概念。一个项目代表一个设计。一个项目所用的全部文件应放在一个单独的目录中。项目导航器保存项目设计中每一部分的过程及状态。,ispLEVER编程软件,(1)源文件窗口位于导航器的左半部分。显示与项目有关的所有设计文件名和器件名。每个文件名前都有图标，以图形方式直观表示文件的类型。项目记录本：项目标题，它指出了项目的名称，在项目导航器文件窗口中，项目的组织是通过将项目的全部文件收集到项目记录本中实现的。项目记录本列出了用户在设计，测试，和器件选择过程中的全部原理图和行为描述文件。项目源文件：用户能够用不同的方式描述设计，这些描述就是源文件。每个源文件是设计中的一个部件。,ispLEVER编程软件,(2)进程窗口右半部分是进程窗口，该窗口显示源文件窗口中所选中文件能进行的所有操作。这些操作包括：编译，逻辑化简，生成测试模块，连接，器件适配，下载等，完成从设计输入到下载的每一步骤。源文件级进程：包括源文件输入，编译，优化等。在源文件窗口单击一个源文件，进程窗口中将出现指示处理此源文件的源文件级进程。项目级进程：包括连接，器件适配，编译时序报告，下载等。在源文件窗口中单击器件图标，进程窗口中将出现指示该器件处理的项目级进程。,编程软件ispLEVER,ispLEVER编程软件在系统可编程器件设计步骤ISP器件的三种逻辑设计方法编译、模拟、器件适配与下载,在系统可编程器件设计步骤,在系统可编程器件设计步骤对一个可编程器件的设计大致经过以下步骤：创建新设计项目，选择器件，输入源文件，编译与优化，功能模拟或者时序模拟，连接与器件适配，下载。,在系统可编程器件设计步骤,1.创建新设计项目设计的第一步，它的任务是建立一个项目，包括项目文件和项目标题。2.选择器件在器件选择窗口中选择要使用的器件。针对某个可编程器件进行设计时，建立项目后，应首先选择器件。3.输入和修改源文件设计过程中最重要的一步。所有的设计思想通过源程序的形式输入计算机。一个项目可能由一个或多个源文件组成。,在系统可编程器件设计步骤,4.编译与优化原理图和ABEL-HDL文件必须经过编译。编译用途和其他语言是一样的。若不能通过编译，则需返回修改源文件。5.仿真目的是对设计的正确性进行检验。从功能上对设计的正确性进行检查，它假定信号的传输时间为0，与适配器的时间无关。若仿真结果与设计要求不符，则需修改设计。,在系统可编程器件设计步骤,6.连接与器件适配连接将编译后的各模块连接成一个文件。器件适配则把设计放进目标器件中。7.下载通过下载电缆，将生成的JED数据文件下载到电路板上的ISP器件中。下载又称为编程。一个ISP器件只有经过下载这一步骤，才能将设计成果转化为该器件的功能，在电路板上发挥应有的作用。,编程软件ispLEVER,ispLEVER编程软件在系统可编程器件设计步骤ISP器件的三种逻辑设计方法编译、模拟、器件适配与下载,ISP器件的三种逻辑设计方法,建立由原理图源文件组成的设计由ABEL-HDL源文件组成的设计混合设计及层次导航,ISP器件的三种逻辑设计方法,建立由原理图源文件组成的设计1.创建一个新的设计项目选择菜单File-NewProject.在CreateNewProject对话框的ProjectName栏中，键入项目名，在Projecttype栏中选择Schematic/ABEL你可以看到默认的项目名和器件型号:UntitledandispLSI5256VE-165LF256。用鼠标双击Untitled，在Title文本框中输入项目,ISP器件的三种逻辑设计方法,2.选择器件双击ispLSI5256VE-165LF256,你会看到DeviceSelector对话框(如下图所示)，选择器件，按ok按钮。,器件系列选择窗，选择ispLSI1K系列,根据实验板上的目标器件型号选择，如选ispLSI1016E-80LJ44,ISP器件的三种逻辑设计方法,在软件弹出的如下图显示的ConfirmChange窗口中，按Yes按钮。在软件接着弹出的如下图显示的ispLEVERProjectNavigato窗口中，按Yes按钮,以用来去除原有的约束条件。,ISP器件的三种逻辑设计方法,3.在设计中增加源文件从菜单上选择Source项，选择new。在对话框中，选择Schematic(原理图)，并按OK。输入文件名demo，确认后按OK。现在出现了如图所示的原理图编辑器，可以开始绘制原理图了。,ISP器件的三种逻辑设计方法,4.建立元件符号（Symbol）ispLEVER工具的一个非常有用的特点是能够迅速地建立起一张原理图的符号。通过这一步骤，你可以建立一个可供反复调用的逻辑宏元件，以便放置在更高一层的原理图纸上。双击原理图的资源文件demo.sch，把它打开。在原理图编辑器中，选择File菜单。从下拉菜单中，选择MatchingSymbol命令。关闭原理图。至此，这张原理图的宏元件符号已经建立完毕，并且被加到元件表中。你可以在下一步中调用这个元件。,ISP器件的三种逻辑设计方法,由ABEL-HDL源文件组成的设计1、建立新项目启动ispLEVER，进入项目导航器ProjectNavigator窗口。单击FILE菜单下的NEWPROJECT(新项目)，进入建立新项目对话框，创建一个新目录(文件夹)，专门用于该新项目。首先选择此目录所在路径。选择方法与Windows资源管理器使用方法相同。找到路径后，单击创建新文件夹按钮，则在文件名区出现新建文件夹字样。假定新目录取名为example，则将新建文件夹改为example后，按键盘上的回车键。即产生一个名为example的新目录。双击example，example即成为当前目录。在文件名对话框内，键入项目文件名，如A-D-CVT：单击保存按钮，退出NewProject对话框。,ISP器件的三种逻辑设计方法,2、更改项目标题双击项目源文件窗口顶部的项目记录本，即项目标题(Untitled)，进入记录本对话框，在Title对话框的文本字段中键入项目的描述性文字，如Pulse-widthModuleD-AConvert。然后，单击按钮OK。单击File菜单中的Save，保存新项目标题。现在可以进入设计阶段了。,ISP器件的三种逻辑设计方法,3、建立ABEL-HDL源文件本设计有两个ABEL-HDL源文件。ABEL-HDL支持模块层次结构，使得大规模的设计容易输入和管理。单击源文件窗口下方的New按钮，出现新建源文件对话框，选择ABEL-HDLModule(ABEL-HDL模块)。文本编辑器被加载，且出现一个对话框，要求输入文件名、模块名和标题。键入Pwrndac.Abl做文件名(扩展名可省略)，键入Pwmdac做模块名。在Title(标题)框内键入简单描述文字，如Pulse-widthmodulatedDigitaltoAnalogConvent。模块名和文件名必须有相同的基名(文件名中除扩展名之外的部分称之为基名)。如果文件和模块基名不同，项目导航器的某些自动功能可能不正常运行。完成了上述操作后，单击OK或者按Enter键。现在出现了如图所示的ABEL-HDL源文件模板。它是一个具有屏幕编辑能力的文件编辑器。,ISP器件的三种逻辑设计方法,ISP器件的三种逻辑设计方法,由原理图与ABEL-HDL语言混合输入1.创建一个新的设计项目2.建立顶层的原理图选择Source-New.，在对话框中选Schematic，并按OK。在文本框中输入文件名top.sch，并按OK。进入原理图编辑器，调用自行创建的元件符号。选择Add菜单中的symbol项，这时会出现SymbolLibraries对话框，选择Local的库，你会注意到在下部的文本框中有一个叫demo的元件符号，这就是你在上一步中自行建立的元件符号。选择demo元件符号，并放到原理图上的合适位置。,ISP器件的三种逻辑设计方法,3.建立内含ABEL语言的逻辑元件符号现在你要为ABELHDL设计文件建立一个元件符号。只要知道了接口信息，你就可以为下一层的设计模块创建一个元件符号。在原理图编辑器里，选择ADD菜单里的NewBlockSymbol.命令。这时候会出现一个对话框，提示你输入ABEL模块名称及其输入信号名和输出信号名。当你完成信号名的输入，按Run按钮，就会产生一个元件符号，并放在本地元件库中。同时元件符号还粘连在光标上，随之移动，将其到原理图上的合适的位置上。4.完成原理图添加必需的元件符号，连线，连线名称，以及I/O标记，来完成顶层原理图,ISP器件的三种逻辑设计方法,5.建立ABEL-HDL源文件现在你需要建立一个ABEL源文件，并把它链接到顶层原理图对应的符号上。,ISP器件的三种逻辑设计方法,请注意abeltop左边的红色“?”图标。这意味着目前这个源文件还是个未知数，因为你还没有建立它。同时也请注意源文件框中的层次结构，abeltop和demo源文件位于top原理图的下面并且偏右，这说明它们是top原理图的底层源文件。为了建立所需的源文件，请选择abeltop，然后选择Source菜单中的New.命令。在NewSource对话框中，选择ABEL-HDLModule并按OK。下一个对话框会问你模块名，文件名，以及模块的标题。为了将源文件与符号相链接，模块名必须与符号名一致。按OK。你就进入了TextEditor，而且可以看到ABEL-HDL设计文件的框架已经呈现在你的面前。输入代码，完成后，选择File菜单中的Save命令。退出文本编辑器请注意项目管理器中abeltop源文件左边的图标已经改变了。这就意味着你已经有了一个与此源文件相关的ABEL文件，并且已经建立了正确的链接。,编程软件ispLEVER,ispLEVER编程软件在系统可编程器件设计步骤ISP器件的三种逻辑设计方法编译、模拟、器件适配与下载,编译、模拟、器件适配与下载,编译、模拟、器件适配和下载都是在进程窗口中完成的。1、单击源文件窗口中某一个文件名或器件名，进程窗口中就会出现与其对应的处理流程，每项操作左边有两个箭头组成的环标志。2、双击某一项操作名启动执行此项操作。操作结果用绿色的勾、黄色的惊叹号!或红色的叉来表示通过与否。绿色的勾表示成功，红色的叉表示失败。黄色的惊叹表示基本成功，但有警告信息。若不成功或有警告，会弹出一个错误报告文件。,编译、模拟、器件适配与下载,一、文件编译(源文件级进程单击“.abl/.sch”)1、ABEL-HDL编译操作包括逻辑编译，逻辑优化和语法检查子操作。编译过程生成三个报告文件：编译列表、编译后的逻辑等式、优化过的逻辑等式。逻辑等式文件用与-或规范形式表达。建议先对低层文件进行编译，后对高层文件进行编译。2、原理图文件编译操作包括编译、逻辑优化子操作。优化结果用逻辑等式形式表述。编译过程生成一个报告文件：优化过的逻辑等式。,编译、模拟、器件适配与下载,二、连接和器件适配(项目级进程单击“器件”)1、连接：将经过编译的各模块连接成一个单一文件。2、器件适配：把设计放进指定器件中。点器件，然后双击FitDesign。(1)完成这些操作后产生标准格式的JEDEC文件和若干报告文件。(2)器件引脚号最好不要事先锁定，在器件适配时由ispLEVER自动分配为好，以提高适配成功率。在“ispLEVERCompilerReport”报告文件中查阅。,编译、模拟、器件适配与下载,三、模拟通过模拟了解设计结果，避免设计错误。ispLEVER支持功能模拟和时序模拟。在模拟过程中，提供了单步运行、断点调试以及跟踪调试等功能。测试向量放在一个ABEL-HDL模块文件中，或构成独立的ABEL-HDL文件。如果设计是原理图模块，则需写一个单独的测试向量文件，测试向量文件结构与ABEL-HDL源文件一样，只是没有逻辑描述部。,编译、模拟、器件适配与下载,四、下载将生成的JEDEC文件下载到器件中。ISP器件的在系统编程(下载)是通过JTAG接口实现的。JTAG是JointActionGroup的简称。JTAG接口标准原是为采用边界扫描法测试芯片和电路板制定的标准。ISP主要是使用JTAG接口中的TDI(TestDataInput)、TDO(TestDataOutput)、TMS(TestModeSelect)、TCK(TestClock)信号。对ISP器件说，TDI、TCK、TMS是输入信号，TDO是输出信号。由于在一块系统板上可能有多个ISP器件，为了使用一个下载插座对它们编程，这些ISP器件的系统板上也连接成链的形式，,编译、模拟、器件适配与下载,实验台有一套用于Lattice公司的ISP器件的下载系统，配备一条下载电缆，一个下载插座，一个44脚PLCC插座，连接时要正确连接，注意不要接错。1、下载前，首先用下载电缆将PC机的打印机并行端口和实验台上的下载插座连接好，将ISP器件插入相应44脚PLCC插座，打开实验台电源。2、ISP器件通过TDI、TDO、TMS、TCK等信号与下载插座相连。下载程序通过打印机数据端口向下载插座发送数据，通过打印机状态端口从下载插座接收数据。3、在PC机上运行的下载程序能将标准JEDEC文件中的数据下载到ISP器件中，从而实现对ISP器件的在系统编程。,编译、模拟、器件适配与下载,下载过程：（1）在Windows中，按开始=程序=LatticeSemiconductor=ispVMSystem菜单，启动ispVMSystem，弹出LSCispVMSystem窗口，如图所示。,编译、模拟、器件适配与下载,（2）在LSCispVMSystem窗口中，按ispTools=ScanChain菜单，ispVMSystem软件会自动检测JTAG下载回路，找到回路中所有的器件型号。（3）双击器件1016，弹出器件信息对话框，通过点击Browse选择需要下载的JED数据文件。在该对话框中的Operation栏里，选择所需的编程操作，这里选Erase，Program，Verify，对器件进行擦除、编程、校验。完成这些操作后，按OK钮。,编译、模拟、器件适配与下载,（4）在LSCispVMSystem窗口中，按Project=Download菜单启动下载操作，数秒钟后，下载完成。若操作成功，这时NewScanConfigurationSetup子窗口中的Status栏显示PASS，并有一个绿色的圆点。,编译、模拟、器件适配与下载,在实验箱上进行功能测试：下载完成后，先将数字实验箱总电源关闭，再从编程插座上拔下下载电缆。根据编译结果将1016上对应的信号输入管脚连接到数字实验箱的逻辑电平开关上，将1016的信号输出管脚连接到数字实验箱的逻辑电平指示灯上，验证功能是否正确。,实验演示,利用原理图输入法设计一个7人投票表决器。利用原理图输入法设计一个数字钟。,利用原理图输入法设计一个7人投票表决器,具体要求为：参加表决者7人，同意为1，不同意为0，同意者过半则表决通过，指示灯亮。请利用原理图输入法设计电路，并进行编译、仿真，然后下载到实验箱，进行结果验证。,1.创建一个新的设计项目，输入新工程名vote7,输入项目名,选择Schematic/ABEL,2.项目命名与选择器件,将untitled重命名为vote7,根据实验板上器件进行选择,3.在设计中增加原理图源文件,选择source-new.,选择Schematic（原理图输入），点ok,4.原理图输入,原理图输入界面,原理图绘图工具,4.原理图输入,从菜单栏选择Add,然后选择Symbol，你会看到如下图所示的对话框：,选择arith.lib，在Symbol选择ADDF1(1位全加器),4.原理图输入,SymbolLibraries包含以下的基本符号库（lib文件）：arith.lib:包含一些基本的运算单元，如加/减法器、比较器、乘法器等。coder.lib:包含一些编/解码器。counter.lib：包含一些1、2、4、8位的加/减法计数器、格雷码计数器等。gates.lib：包括各种各样的2,3,4输入端的与、或、异或、同或门、非门、缓冲器、地、电源等。iopin.lib：包含一些输入输出接口。mux.lib:包括三种选择器:二选一、四选一、八选一。register.lib,regs.lib：包括各类触发器。如D触发器、JK触发器、RS触发器、T触发器和LATCH锁存器等。vanttl:包括46种常用TTL器件vanfunc.lib:包括33种现成的功能模块,1016器件中不包含这两个库,4.原理图输入,在合适的位置上放入元件，这里放入4个1位全加器。选择Add菜单中的Wire项，开始画连线，随后每次单击鼠标，便可弯折引线。,可在绘图工具里点击此图标进行连线,4.原理图输入,选择Add菜单中的NetName项，在屏幕底端输入A并按Enter键，连线名会粘连在鼠标的光标上。在引线的末连接端(也即输入脚左端的红色方块)，按鼠标左键，并拖动鼠标，可以在放置连线名称的同时，画出一根输入连线。,在屏幕底端输入连线名，按回车，粘在光标上,在绘图工具中点击此图标进行连线名输入,4.原理图输入,选择Add菜单的I/OMarker项，将会出现一个对话框，请选择Input。将鼠标的光标移至输入连线的末端(位于连线和连线名之间)，并单击鼠标的左键。这时回出现一个输入I/OMarker，标记里面是连线名。在对话框中选择Output,然后单击输出连线端，加上一个输出I/OMarker。,在绘图工具中点击此图标进行端口定义,选择Output,在连线与连线名之间单击鼠标左键,选择Input,5.编译原理图,点击保存原理图并退出。在项目管理器左边的项目源文件清单中选择原理图vote7.sch，双击原理图编译(CompileSchematic)处理过程。编译成功，CompileSchematic过程的左边会出现一个绿色的查对记号。,双击CompileSchematic进行原理图编译,6.设计的仿真,（1）建立仿真测试向量：选择Source菜单中的New.命令。在对话框中，选择ABELTestVectors并按OK。输入文件名vote7.abv作为你的测试向量文件名，并按OK。,6.设计的仿真,输入测试向量文本，完成后点击保存并退出。,6.设计的仿真,（2）编译测试向量：从源文件清单中选择测试向量源文件(vote7.abv)。双击测试向量编译(CompileTestVectors)处理过程。,双击CompileTestVectors进行测试向量编译,双击FunctionalSimulation进行功能仿真,6.设计的仿真,（3）功能仿真：在ispLEVERProjectNavigator的主窗口左侧，选择测试向量源文件(vote7.abv)，双击右侧的FunctionalSimulation功能条，将弹出如下图所示的仿真控制窗口。,设置仿真时间,点击Simulate=run开始仿真,6.设计的仿真,在SimulatorControlPanel中，按Simulate=Run,再按Tools=WaveformViewer菜单，将打开波形观察器WaveformViewer如下图所示。,6.设计的仿真波形编辑（可选）,除了用*.abv文件描述信号的激励波形外，ispLEVER还提供了直观的激励波形的图形输入工具WaveformEditor。在ispLEVERProjectNavigator的主窗口，点windows=WaveformEditor，进入波形编辑器窗口(WaveformEditingTool)，如下图所示。,6.设计的仿真波形编辑（可选）,在WaveformEditingTool窗口中按Edit=NewWave菜单，弹出如下窗口：,在该窗口中的Polarity选项中选择Input，然后在窗口下部的空格中输入信号名：a,b,c,d,e,f,g,6.设计的仿真波形编辑（可选）,完成上述步骤后，WaveformEditingTool窗口中有了输入信号名，如图所示：,6.设计的仿真波形编辑（可选）,单击单击窗口左侧的信号名a，开始编辑a信号的激励波形。单击0时刻右端且与a信号所处同一水平位置任意一点，波形编辑器子窗口中将显示如下信息：,选择信号状态，并填入持续时间100ns，按回车键，这样WaveformEditingTool窗口中就会显示a信号在0-100ns的波形。重复上述操作过程，编辑所有输入信号的激励波形，并将它存盘为wave_in.wdl文件。,选择信号状态，输入持续时间,6.设计的仿真波形编辑（可选）,所有输入信号的激励波形完成后，WaveformEditingTool窗口如下图所示：,6.设计的仿真波形编辑（可选）,在WaveformEditingTool菜单中，按File=ConsistencyCheck菜单，检测激励波形是否存在冲突。若无冲突，错误信息窗口会提示NoErrorsDetected。回到ispLEVERProjectNavigator主窗口，按Source=Import菜单，调入激励文件wave_in.wdl。在窗口左侧的源程序区选中Wave_in.wdl文件，双击窗口右侧的FunctionalSimulation栏进入功能仿真流程。以下的步骤参照用*.abv描述激励的仿真过程。,6.设计的仿真,（4）时序仿真：在ispLEVERProjectNavigator主窗口中，在左侧源程序区选中Demo.abv，双击右侧的TimingSimulation栏进入时序仿真流程。在时序仿真时，打开SimulatorControlPanel窗口中的Simulate=Settings菜单，产生SetupSimulator对话框，设置延时参数和仿真模式。点击Simulate=Run菜单，可以得到时序仿真结果。,7.把设计适配到器件中,在ispLEVERProjectNavigator的主窗口，点击器件ispLSI1016E-80LJ44，双击FitDesign，使项目管理器完成对源文件的编译，然后连接所有的源文件，最后进行逻辑分割，布局和布线，将设计适配到所选择的Lattice器件中。,点击器件,双击FitDesign将设计适配到器件中，生成*.jed文件,8.下载,接下来的工作就是将生成的JED文件通过编程器下载到isp1016芯片中。在Windows中，按Start=Programs=LatticeSemiconductor=ispVMSystem菜单启动ispVMSystem。,8.下载,在LSCispVMSystem窗口中，按ispTools=ScanChain菜单，ispVMSystem软件会自动检测JTAG下载回路，找到回路中所有的器件型号。,点击scan检测下载回路,8.下载,双击器件1016E，弹出器件信息对话框，通过点击Browse选择需要下载的vote7.jed数据文件，点OK钮。,点击Browse选择需要下载的jed文件,8.下载,在LSCispVMSystem窗口中，按Project=Download菜单启动下载操作。下载完成，这时NewScanConfigurationSetup子窗口中的Status栏显示PASS。,点击download启动下载操作,下载成功，该状态栏显示PASS，并有一个绿色的圆点,8.在实验箱上进行测试,通过相应的引脚连线，进行测试。到工程所在文件夹查找*.rpt文件，可以找到输入输出引脚号。,8.在实验箱上进行测试,还可以利用ConstraintsEditor进行引脚锁定。在ispLEVERProjectNavigator的主窗口左侧，选中器件型号栏，双击右侧的ConstraintEditor功能条，打开ConstraintEditor，如下图所示。,输入锁定的引脚，按回车,点击窗口左侧InputPins和OutputPins左边的，展现所有的输入信号。双击这些信号名，在窗口右侧会出现对应于每个信号的参数行。双击每个信号参数行的Pin这一格，输入该信号需要锁定的引脚序列号。设置完成后，按File=Save菜单存盘保存设置。无论是原理图还是用HDL做的设计，都可以采用这种方法设定器件的引脚。,8.在实验箱上进行测试,8.在实验箱上进行测试,在右侧窗口中选中要锁定的信号名，按下鼠标左键，将该信号拖至窗口左边器件引脚图中对应的引脚上，放开左键，该信号就被锁定在对应的引脚上了。,引脚锁定的另一种直观的方法：在ConstraintsEditor窗口中，按Device=PackageView菜单，窗口变成如下形式。,利用原理图输入法设计一个数字秒表,设计任务：设计一个具有显示、复位、暂停功能的数字秒表。设计要求：秒表显示的精度为0.1s。秒表显示范围为60s，到60s时自动清零。能使秒表复位（清零）。能启动和停止秒表运行。,1.创建一个新的设计项目，输入新工程名second,2.项目命名与选择器件,3.在设计中增加原理图源文件,在本设计中采用层次化的设计方法来设计原理图，有两种方法：一种方法是先画顶层电路图，底层模块通过Add=NewBlockSymbol生成，再画出底层电路