二输入与门的设计

QuartusII实例演示(2输入和门设计)一、实验目的1.QuartusII软件的初步掌握；熟悉FPGA开发流程。初步掌握数字实验系统；其次，QuartusII软件的特定设计阶段1.建立资料夹在实验室中，您必须在d光盘上创建唯一的名称拼音文件夹，以便每次实验时在此文件夹下创建一个文件夹来保存项目、程序文件、模拟波形文件等。2.建立新专案(1)双击桌面上的Quartus II6.0图标以启动Quartus II6.0软件。(2) File=New Project Wizard .通过菜单命令启动“新建项目向导”。(3)在随后出现的对话框中，单击“下一步”按钮继续。(4)在“what is the working directory for this project”列中，设置要用于新项目的路径。在“What is the name of this project”列中，输入新项目的名称： vote，然后单击“Next”按钮。(5)在此步骤中，向导要求您将现有设计文件添加到新项目中。因为尚未创建设计文档，所以单击“下一步”按钮跳过此步骤。(6)指定此项目的目标设备。(7)在此阶段，您可以为新项目指定综合工具、模拟工具和时间分析工具。在本实验中，将使用Quartus II6.0的默认设置，直接单击“下一步”按钮继续。(8)确认相关设置，然后单击Finish按钮完成新项目的创建。3.输入设计(1)创建VHDL文档。在通过File=New菜单命令出现的对话框中，选择VHDL文件选项，然后单击OK按钮。通过File=Save As命令保存并添加到项目中。(2)在VHDL接口中输入两个输入和语句程序，然后将其保存为File=Save As命令。4.集成和编译(1)选择Processing=Start Compilation以检查程序语法错误并生成RTL图表。(2)运行Tools=Netlist Viewer=RTL Viewe以生成RTL图表。5.模拟(1)在“文件”菜单下，单击“新建”命令。在随后出现的对话框中，切换到Other Files页。选择Vector Waveform File选项，然后单击OK按钮。(2)进入波形编辑器窗口工具栏。(3)指定仿真结束时间。(4)现在进入波形编辑界面。显示以下方块图时，Insert Node or Bus .单击命令，或在“节点名称”区域中双击鼠标左键。单击块图中的节点查找器时，将显示“查找节点”窗口以搜索节点名称。(5)在上面的方框图中，节点查找器.单击按钮，打开nodefinder对话框。单击“列表”按钮列出回路中的所有端子。单击按钮全部加入。单击OK按钮确认。(6)返回Insert Node or Bus对话框，然后单击OK按钮进行确认。(7)输入激励信号波形编辑。选择a信号，然后从Edit菜单中选择Value=Clock .选择命令。在随后出现的对话框的“持续时间”列中，将参数设置为50ns，然后单击“确定”按钮，b信号也是如此。(8)功能模拟A.processing=generate functional simulation netlist。B.使用Processing=Simulator Tool命令显示模拟器窗口。C.功能模拟波形包括：(9)定时模拟A.processing=generate functional simulation net lis。B.使用Processing=Simulator Tool命令显示模拟器窗口C.定时模拟波形如下：三、注意事项1、将设计文件保存到根目录后，不能将其设置为项目。如果找不到工作资源库，则会显示错误讯息。error:can t openv HDL“work”。2.非vhd文件后缀。vhd设置项目后，在编译项目时使用error: linel，file e : half _ adder half _ adder . TDF 3360 TDF syntax error。3、如果设计文件名是使用adder.vhd编写的，则编译时出错：错误：行1，VHDL设计文件“adder . vhd”must contains.4，每个句子后没有加分号error VHDL syntax error at and _ 2。vhd(5)near pext : ；设计文档说明语法错误，如Expecting ；，or )。5、编译的成功不能为项目创建编程文件，保证设计输入的基本正确性，也不能保证项目逻辑关系的正确性或时机的正确性。6、没有时间延迟的功能模拟、时间延迟和ver VHDL语言可能正确，时间模拟可能不正确。7、顺序模拟和设备的实际特性接近，必须进行完全编译，才能进行顺序模拟。8，通常仅执行计时模拟，而不执行功能模拟。因此，一旦设置了波形文件的输入，就可以直