内科大大规模课件

2020/5/31,1,第五章半定制设计模式1引言按版图设计自动化程度分:手工设计、半自动设计和全自动设计按版图结构及制造方法分:半定制（semi-custom）和全定制（full-custom）。,2020/5/31,2,2门阵列、宏单元阵列及门海一、门阵列设计模式母片结构门阵列设计模式（gatearraydesignstyle）又称为母片（masterslice）法。它预先设计和制造好各种规模的母片，如1000门，3000门，5000门，10000门母片上除其金属连线及引线孔以外的各层图形均是固定不变的，且以阵列形式排列。,2020/5/31,3,母片,2020/5/31,4,基本单元在门阵列母片中，一个基本单元是以三对或五对管子组成，基本单元的高度，宽度都是相等的，并按行排列。,2020/5/31,5,单元库中存放的信息：NAND3电路图逻辑图版图：孔、引线扇入，扇出门延迟时间,2020/5/31,6,单元库单元库中存有上百种不同功能的单元电路，这些单元作为系统设计的基础，可以重复使用。门阵列的生产制造可以分为两个相对独立的过程：第一个过程是母片的制造，同时提供与之配套的单元库。第二个过程是根据用户所要实现的电路，完成母片上电路单元的布局及单元间连线。然后对这部分金属线及引线孔的图形进行制版、流片。,2020/5/31,7,门阵列的设计流程在书P74，图4.10中给出。门阵列设计的优点：（1）事先制备母片，使设计周期缩短。（2）母片及库单元都是事先设计好，并经过验证。因此，正确性得到保证。（3）门阵列模式非常规范，自动化程度高。（4）价格低，适合于小批量的ASIC设计。,2020/5/31,8,门阵列设计的缺点：（1）芯片利用率低，70%左右。（2）不够灵活，对设计限制得太多。（3）布通率不能做到100%布通，要人工解决剩线问题。,2020/5/31,9,二、宏单元阵列模式（macro-cellarray）为了提高门阵列的芯片利用率，一种改进的结构是去掉垂直方向的走线通道，跨越单元行的线可以利用空闲栅来完成。,2020/5/31,10,三、门海设计模式（seaofgates）门海设计模式进一步改进了宏单元阵列的版图结构，取消了水平方向的走线通道，成为一种无通道（channel-less）的门阵列，它仍然保留了半定制设计法的优点：母片预制。,2020/5/31,11,3标准单元设计模式,2020/5/31,12,单元库存放有200种左右，包括逻辑符号、电路图和物理版图的“标准单元”，以供用户设计不同的芯片。这些单元的逻辑功能，电性能及几何设计规则等都是经过验证和分析的。与门阵列库单元不同的是，这里的物理版图是从最低层到最高层各层图形都包括在内。,2020/5/31,13,标准单元布图方法在布图时，从单元库中调出标准单元按行排列，行与行之间留有布线通道，同行或相邻行的单元相连可通过单元行的上、下通道完成。隔行单元之间的垂直方向互连则必须借用事先预留在“标准单元”内部的走线道（feed-through）或在两单元间设置的“走线道单元”（feed-throughcell）或“空单元”（emptycell）来完成连成。,2020/5/31,14,标准单元模式的优点：（1）比门阵列更加灵活的布图方式。（2）可以解决布通率问题，达到100%布通率。（3）“标准单元”预先存在单元库中，可以提高布图效率。（4）标准单元设计模式，由于其自动化程度高、设计周期短、设计效率高。十分适用于ASIC的设计，是目前应用最广泛的设计方法之一。,2020/5/31,15,标准单元的改进随着集成电路工艺的发展，标准单元布图方式也在不断的改进，由于增加了布线层数（37层）和采用“跨单元布线”（over-cellrouting）技术，可允许出现不等高的单元，而单元引线端的位置也可以任意，不一定要在单元的上下边界上，这样有利于提高芯片的利用率。由此造成布线通道的不规则性，给自动布线算法带来了一定难度。目前，出现了无通道的标准单元。,2020/5/31,16,2020/5/31,17,标准单元布图模式存在的问题当工艺更新之后，标准单元库要随之更新，这是一项十分繁重的工作。为了解决人工设计单元库的费时问题。目前，几乎所有在市场上销售的ICCAD系统，如Cadence，Mentor,Synopsys等都有标准单元自动设计工具。目前，设计重用（Reuse）技术也可用于解决单元库的更新问题。,2020/5/31,18,4现场可编程门阵列（FPGA）现场可编程门阵列（FieldProgrammableGateArray）是一种可编程器件，它是近几年迅速发展起来的，用于ASIC设计的一种新方法。FPGA提供了用户可编程和自己制造的能力，极大地缩短了设计和制造时间。,2020/5/31,19,未编程半成品,2020/5/31,20,一个FPGA芯片由若干个可编程的逻辑模块组成，它们既可以排列成如门阵列那样的块阵列，也可以排列成如宏单元阵列那样的行模式。也可以排列成如门海那样的无通道的模阵列。这些逻辑模块可用一个可编程的布线网络进行互连。一个典型的FPGA逻辑模块比门电路复杂，但比标准单元模式中的单元简单。,2020/5/31,21,FPGA设计例子,D,2020/5/31,22,布尔表达式P1P2P3P4ABDBCEDEFDEG000000001000011011011010101101101100110111110111,2020/5/31,23,FPGA结构,2020/5/31,24,标准单元布图流程,2020/5/31,25,2020/5/31,26,标准单元布局问题描述：输入:1单元库（包括时延信息）；2互连信息；3约束条件（芯片高度/行数、区域限制、行方向、障碍、时延、功耗等）；输出:单元位置。目标:在满足所有约束的条件下优化芯片宽度和线长。,2020/5/31,27,标准单元总体布局结果,2020/5/31,28,标准单元详细布局总体布局结果详细布局结果,2020/5/31,29,布线拥挤区的不可预见性和总体布线结果对布线顺序的依赖性是总体布线算法面临的两大主要问题。算法目标：-减小线网布线顺序对总体布线结果的影响-加强对布线拥挤区域的预测，避开拥挤区域-引入时延、高频串扰、功耗等优化目标-提高布线算法效率，降低其时间/空间复杂度,总体布线中要解决的关键问题,2020/5/31,30,标准单元详细布线,2020/5/31,31,无网格区域布线,层次式PB角勾链版图数据结构及管理；允许45度斜