第11讲算术运算电路和竞争冒险.ppt

第11讲,课时授课计划,内容：加法器和数值比较器组合逻辑电路中的竞争冒险目的与要求：1.掌握半加器，全加器的逻辑功能、逻辑符号。2.了解多位加法器实现进位的方法。3.掌握数值比较器的逻辑功能。4.了解MSI加法器74LS283。5.竞争冒险的概念、产生的原因。6.竞争冒险的判断。7.竞争冒险现象的消除方法。重点与难点：半加器、全加器、数值比较器的基本概念。竞争冒险现象的消除方法。竞争冒险的判断。课堂讨论：多位二进制数如何比较大小？1什么情况时要考虑竞争冒险问题？2译码显示时是否要考虑竞争冒险问题？现代教学方法与手段：大屏幕投影复习（提问）：常用MSI组合逻辑电路及其实现组合逻辑函数的方法？,加数,和,加法器,半加器：不考虑进位将两个一位二进制数相加的运算电路。输入输出信号为：输入信号：加数A，被加数B；输出信号：和S,异或门也就是半加器,2.全加器：实现两个一位二进制数相加，并且考虑来自低位的进位以及向高位的进位的运算电路。输入信号：加数Ai，被加数Bi，来自低位的进位Ci-1。输出信号：本位和Si，向高位的进位Ci。真值表如下：,多位加法器（二进制并行加法器）,串行进位：低位全加器的进位输出依次加到相邻高位全加器的进位输入端。最低位的进位输入端接地。4位串行加法器如下图：,优点：电路简单。缺点：运算速度慢。在最不利的情况下，做一次加法运算需要经过4个全加器的传输时间（从输入加数到输出建立稳定的状态所需时间）才能得到稳定可靠的运算结果。（速度慢的根源在于逐位进位）,超前进位加法器,并行进位（超前进位）的思想：高位用的进位信号不取自低位的进位信号而直接取自低位的数据。即由逻辑电路根据输入信号同时形成各位向高位的进位。什么情况下产生进位（Ci=1）?观察Ci=AiBi+(Ai+Bi)Ci-1当Ai=1,Bi=1，即AiBi=1时，有Ci=1定义Gi=AiBi为进位产生（Generation）函数当Ai和Bi中只有一个为1，即AiBi=0，Ai+Bi=1时，有Ci=Ci-1若Ci-1=1，则Ci=1定义Pi=Ai+Bi为进位传递（Propagation）函数则由Ci=Gi+PiCi-1可以得到如下递推式：,Ci的递推式,C1=P1C0+G1C2=P2C1+G2=P2P1C0+P2G1+G2C3=P3C2+G3=P3P2P1C0+P3P2G1+P3G2+G3C4=P4C3+G4=P4P3P2P1C0+P4P3P2G1+P4P3G2+P4G3+G4各进位输出仅取决于Pi,Gi,C0，而Pi,Gi取决于Ai,Bi，已知Ai,Bi,C0能并行提供（二进制并行加法器），所以各位的进位能同时产生，运算速度得以提高。,并行进位加法器（超前进位加法器）,进位生成项,进位传递条件,进位表达式,和表达式,4位超前进位加法器递推公式,超前进位发生器,演示,评价：运算速度快；但电路较复杂。,加法器的级连（注意存在串行进位）,集成二进制4位超前进位加法器,加法器的应用,1、8421BCD码转换为余3码,BCD码+0011=余3码,2、二进制并行加法/减法器,M0时，B0=B，电路执行A+B运算；当M1时，B1=B，电路执行AB=A+B运算。,例3用加法器实现余三码转换成8421BCD码的数码转换电路。,解：余三码与8421BCD码相差3，只要将余三码减去3即可得到8421BCD码。因此可以采用四位加法器来完成这一转换功能。因全加器是加法运算器，本题要完成的功能是减法，首先对-3（-0011）取补，变成补码（1101），再与余三码相加。根据该原理直接画出用全加器实现余三码转换8421BCD码电路如右图所示。图中Bi为余三码，Fi为8421BCD码，Ai为1101（0011的补码），CI不用，接地。,例4用4位二进制并行加法器设计一个用余3码表示的1位十进制数加法器。,解根据余3码的特点，两个余3码表示的十进制数相加时，需要对相加结果进行修正。修正法则是：若相加结果无进位产生，则和需要减3；若相加结果有进位产生，则和需要加3。据此，可用两片4位二进制并行加法器和一个反相器实现给定功能，逻辑电路图如图所示。其中，片用来对两个1位十进制数的余3码进行相加，片用来对相加结果进行修正。修正控制函数为片的进位输出FC4，当FC4=0时，将片的和输出送至片，并将其加上二进制数1101(即采用补码实现运算结果减二进制数0011)；当FC4=1时，将片的和输出送至片，并将其加上二进制数0011，片的和输出即为两余3码相加的和数。,例5用4位二进制并行加法器实现X*Y,其中X=x3x2x1x0，Y=y3y2y1y0。,解根据乘数和被乘数的取值范围，可知乘积范围处在0255之间。故该电路应有8个输出，设输出用z7z6z5z4z3z2z1z0表示，两数相乘求积的过程如下：,因为两个1位二进制数相乘的法则和逻辑“与”运算法则相同，所以“积”项xiyj(i，j=0，1，2，3)可用两输入与门实现。而对部分积求和则可用并行加法器实现。由此可知，实现上述二进制数乘法运算的逻辑电路可由16个两输入与门和3个4位二进制并行加法器构成。逻辑电路图如图所示。,数值比较器,用于比较两个数大小关系的电路。一、1位数值比较器一位数码比较的结果有相等、大于和小于三种情况，因而假定要比较的两个数字为A、B，输出比较结果为L1、L2、L3。其中L1代表“AB”，L2代表“AB、AB、AB和A=B必须预先分别预置为0、0、1。,比较器的级联,并联扩展,用4位数值比较器的并联扩展实现两个16位二进制数的比较,A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0B15B14B13B12B11B10B9B8B7B6B5B4B3B2B1B0,例用一片4位数字比较器和一片4位加法器实现4位二进制数转换成8421BCD码的转换电路。,解：4位二进制数的范围为：00001111。在0000到1001之间，与8421BCD码的值相同；在1010到1111之间，与8421BCD码的值相差为0110。当4位二进制数小于等于1001时，只要加0000即可得到相对应的8421BCD码；当4位二进制数大于1001时，只要加0110即可得到相对应的8421BCD码。根据这一原理可直接画出逻辑电路图。同样，可以用若干片4位数字比较器和4位全加器，实现5位、6位等二进制数转换成8421BCD的组合逻辑电路。,组合逻辑电路的竞争、冒险,1.到目前为止，只研究了组合逻辑电路输入和输出的稳定状态之间的逻辑关系，而没有考虑信号的传输延迟。（理想情况）2.实际情况信号通过导线和门电路时，都存在时间延迟，这使得当电路所有输入达到稳定状态时，输出并不是立即达到稳定状态。3.竞争由于延迟时间的影响，使得输入信号经过不同路径到达输出端的时间有先有后，这一现象称为竞争。广义的，竞争现象可以理解为多个信号到达某一点有时差所引起的现象。电路中竞争现象的存在，使得输入信号的变化可能引起输出信号出现非预期的错误输出。临界竞争：导致错误输出的竞争。非临界竞争：不产生错误输出的竞争。,演示,组合电路的险象是电路处在暂态过程中的一种瞬间错误输出信号（非稳态输出信号），其形式是一种宽度与时差相同的窄脉冲信号，通常称为毛刺。险象会暂时地破坏正常逻辑关系，一旦暂态过程结束，即可恢复正常逻辑关系。险象按错误输出脉冲信号的极性分为“0”型险象与“1”型险象。0型险象：错误输出信号为负脉冲的险象。1型险象：错误输出信号为正脉冲的险象。,4、险象（冒险现象）：电路中竞争现象的存在，使得输入信号的变化可能引起输出信号出现非预期的错误输出的现象。,主要是门电路的延迟时间产生的。,干扰信号,正尖峰冒险,负尖峰冒险,5、产生竞争冒险的原因,代数法（从函数式的结构来判断）做法：1）首先检查函数表达式中是否存在具备竞争条件的变量，即是否有某个变量X同时以原变量和反变量的形式出现在函数表达式中。2）若有，则消去函数表达式中的其他变量（即将这些变量的各种取值组合依次代入函数表达式中），而仅保留被研究的变量X。3）再看函数表达式是否会变为X+X或者XX的形式，若会，则说明对应的逻辑电路可能产生险象。即可能出现1型冒险可能出现0型冒险,6.险象的判断,例1判断是否可能出现冒险现象。,解：观察函数表达式可知，变量A和C均具备竞争条件，所以，应对这两个变量分别进行分析。先考察变量A，为此将B和C的各种取值组合分别代入函数表达式中，可得到如下结果：由此可见，当B=C=1时，A的变化可能使电路产生险象。类似地，将A和B的各种取值组合分别代入函数表达式中，可由代入结果判断出变量C发生变化时不会产生险象。,险象的判断(续),卡诺图法（险象的判断和消除相统一）做法：1）当函数为与或表达式时，先作出其卡诺图；2）画出与表达式中各“与”项相对应的卡诺圈；3）若存在两个卡诺圈相切（即两个卡诺圈之间存在不被同一个卡诺圈包含的相邻最小项），则该函数描述的电路可能产生险象。,例2已知某逻辑电路对应的函数表达式为试判断该电路是否可能产生险象。,解首先，作出给定函数的卡诺图，并画出函数表达式中各“与”项对应的卡诺圈，如图所示。,观察该卡诺图可发现，包含最小项m1，m3，m5，m7的卡诺圈和包含最小项m12，m13的卡诺圈之间存在相邻最小项m5和m13，且m5和m13不被同一卡诺圈所包含，所以这两个卡诺圈“相切”。ABCDm5(0101)m13(1101)表明当B=D=1，C=0时电路可能由于A的变化而产生险象。,说明：由于冒险出现的可能性很多，而且组合电路的冒险现象只是可能产生，而不是一定产生，更何况非临界冒险是允许的。因此，实用的判别冒险的方法是测试。可以认为只有实验的结果才是最终的结论。,用增加冗余项的方法（修改逻辑设计）消除险象增加冗余项的方法是，通过在函数表达式中“或”上多余的“与”项或者“与”上多余的“或”项，使原函数不可能在某种条件下化成X+X或者XX的形式，从而消除可能产生的险象。具体冗余项的选择可以采用代数法或者卡诺图法。,7.消除冒险现象的方法,例3用增加冗余项的方法消除下图所示电路中可能产生的险象。,演示,解图中所示所示电路的函数表达式为前面分析过，该电路当B=C=1时，输入A的变化使电路输出可能产生“0”型险象，即在输出应该为1的情况下产生了一个瞬间的0信号。解决的办法是如何保证当B=C=1时，输出保持为1。显然，若函数表达式中包含有“与”项BC，则可达到这一目的。由逻辑代数的定理8可知，若某变量以原变量和反变量的形式出现在“与-或”表达式的某两个“与”项中，则由该两项的其余因子组成的第三项是冗余项。因此，BC是上述函数的一个冗余项，将BC加入函数表达式中并不影响原函数的逻辑功能。加入冗余项BC后的函数表达式为增加冗余项后的逻辑电路如图所示。该电路不再产生险象。,冗余项的选择也可以通过在函数卡诺图上增加多余的卡诺圈来实现。具体方法:若卡诺图上某两个卡诺圈“相切”，则用一个多余的卡诺圈将它们之间的相邻最小项圈起来，与多余卡诺圈对应的“与”项即为要加入函数表达式中的冗余项。,消除竞争冒险的方法,有圈相切，则有竞争冒险,增加冗余项，消除竞争冒险,消除冒险现象的方法(续),增加惯性延时环节（接入滤波电容）消除险象的另一种方法是在组合电路输出端连接一个惯性延时环节。通常采用RC电路作惯性延时环节（在可能产生尖峰干扰脉冲的门电路输出端与地之间接入一个容量为几十皮法的电容），如图所示。由电路知识可知，图中的RC电路实际上是一个低通滤波器。由于竞争引起的险象都是一些频率较高的尖脉冲信号，因此，险象在通过RC电路后能基本被滤掉，保留下来的仅仅是一些幅度极小的毛刺，它们不再对电路的可靠性产生影响。,选通法（避开险象而不是消除险象）选通法不必增加任何器件，仅仅是利用选通脉冲的作用，从时间上加以控制，使输出避开险象脉冲。由于组合电路中的险象总是发生在输入信号发生变化的过程中，且险象总是以尖脉冲的形式输出。因此，只要对输出波形从时间上加以选择和控制，利用选通脉冲选择输出波形的稳定部分，而有意避开可能出现的尖脉冲，便