集成电子学-1.ppt

集成电子学,电子科技大学微固学院,课程介绍,教师：陈211楼1102#教材：1、纳米CMOS器件甘学温黄如刘晓彦张兴编著2004年科学出版社出版2、教材：超大规模集成电路设计方法学导论杨之廉申明编，清华大学出版社出版。,主要内容,超大规模集成导论缩小到纳米尺度CMOS器件面临的挑战器件模型与电路参数提取（二极管、Bipolar、MOSFET）模拟电路设计（SPICE）,第一章超大规模集成导论,硅基MOS集成电路仍将是微电子技术的主流微电子工业是国民经济信息化的基石集成电路是微电子技术的核心，如果以单位质量的“钢”对国民生产总值的贡献为1来计算，则小轿车为5，彩电为30，计算机100，集成电路是1000。,美国国民经济的构成关系统计：,即发达国家经济关系：GDP每增长100元，需要10元左右电子工业产值和12元集成电路产值的支持。,欧美发达国家的一般统计规律：集成电路产值的增长率1.52倍电子工业产值的增长率电子工业产值的增长率3倍国民经济GDP的增长率,对世界半导体、钢、电子工业、移动通信和全球国民生产总值的统计与预测：,一、集成电路的发展,自从1958年集成电路诞生以来，经历了小规模（SSI）、中规模（MSI）、大规模（LSI）的发展过程，目前已进入超大规模（VLSI）和甚大规模集成电路（ULSI）阶段，是一个“systemonachip”（SOC)的时代。第一代16位的8086芯片中，共容纳了约2.8万个晶体管。32位以上的586级计算机微处理器，如“奔腾”芯片内的晶体管数目则高达500万以上。目前商业化半导体芯片的线宽为65nm0.13m，今后发展的趋势是35nm甚至20nm以下。,集成电路IntegratedCircuit，缩写IC通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容、电感等无源器件，按照一定的电路互连，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。,集成电路芯片显微照片,1Waferin1964vs.300mm(12”)Waferin2003,50m,100m头发丝粗细,30m,1m1m(晶体管的大小),3050m(皮肤细胞的大小),90年代生产的集成电路中晶体管大小与人类头发丝粗细、皮肤细胞大小的比较,1961年出现的第一块商用集成电路，仙童（Fairchile）公司的1bit存储器,1971年出现的Intel第一块4004，采用10微米工艺，2300个晶体管,TheICin1961vs.IBMPowerPC750in1999,一般意义上的系统集成芯片,广义上的系统集成芯片,集成电路工艺的发展特点,九十年代以来，集成电路工艺发展非常迅速，已从亚微米(0.5到1微米)进入到深亚微米(小于0.5微米)，进而进入到超深亚微米(小于0.25微米)。其主要特点：特征尺寸越来越小芯片尺寸越来越大单片上的晶体管数越来越多时钟速度越来越快电源电压越来越低布线层数越来越多I/O引线越来越多,21世纪的微电子技术,微电子芯片科技前沿,1.芯片线宽极限:0.005(5纳米)1）市售Intel芯片,用的是22纳米技术,紫外线波长0.193（193纳米）。2）目前上海松江台积电（TSMC）为65纳米水平。.3）英特尔公司1971年生产的第一个芯片只有2300个晶体管，2000年底推出的奔腾4芯片则集成了4200万个晶体管。4）IBM公司称2001年8月已用单分子碳纳米管制成了世界上最小的逻辑电路。2.摩尔规律:还可继续5-10年,到2019-2023年达到饱和。,Intel的四核处理器,Intel交替推进的构架更新与尺寸缩小Tick-Tock（工艺年-构架年）是英特尔的芯片技术发展的战略模式。Tick指每隔两年的奇数年推出更小、更先进制程的处理器；Tock指每隔两年的偶数年推出新架构的处理器。,二、神奇的“摩尔定律”,1964年，著名的电子学(Electronics)开辟了一个“专家展望未来”(TheExpertsLookAhead)专栏，约请时任仙童公司研发实验室主任的摩尔应邀写了一篇文章，题为“在集成电路中塞进更多的元件”(Crammingmorecomponentsontointegratedcircuits)。正是在这篇文章中，摩尔提出了他的著名的定律。摩尔认为，集成电路芯片上晶体管的数日(也就是集成度)将逐年翻番。具体而言，集成度可以表示为以2为底、幂为自然数的指数形式。,附图就是摩尔文章中所给出的预测图形，据此，摩尔明确预测，1975年时集成电路上的元件数将达到65000。果不其然，1975年64KRAM芯片问世，而所谓64K的精确值正是65536，即216。这使摩尔预言名噪一时，并从此把它称为摩尔定律。,Moore定律,描述集成电路的集成度每三年增长四倍，特征尺寸每三年缩小倍,性能价格比在过去的20年中，改进了1,000,000倍在今后的20年中，还将改进1,000,000倍很可能还将持续10年,Intel公司严格遵循的摩尔定律,Intel研发Roadmap,摩尔定律指导下的不断细微化过程,集成电路技术是近50年来发展最快的技术微电子技术的进步,按此比率下降，小汽车价格不到1美分,不同时期半导体技术所使用的材料,集成电路中的材料,（一）集成电路中所用材料表按导电能力可以分为导体、半导体和绝缘体三类。集成电路要应用到所有三类材料。,（二）导体金属在集成电路工艺中的应用（1）构成低值电阻；（2）构成电容元件的极板；（3）构成电感元件的绕线；（4）构成传输线（微带线和共面波导）的导体结构；（5）与轻掺杂半导体构成肖特基结接触；（6）与重掺杂半导体构成半导体器件的电极的欧姆接触；（7）构成元器件之间的互连；（8）构成与外界焊接用的焊盘。重掺杂的多晶硅电导率接近导体，因此常常被作为导体看待，主要用来构成MOS晶体管的栅极以及元器件之间的短距离互连。,（三）绝缘体在集成电路工艺中主要具有如下功能：（1）构成电容的绝缘介质；（2）构成金属-氧化物-半导体器件（MOS）的栅绝缘层；（3）构成元件和互连线之间的横向隔离；（4）构成工艺层面之间的垂直隔离；（5）构成防止表面机械损伤和化学污染的钝化层。,（四）半导体材料的应用,1.半导体的导电能力随所含的微量杂质而发生显著变化.2.半导体的导电能力随温度增加而增加.,半导体材料是集成电路制造中的核心材料，则主要利用半导体掺杂以后形成P型和N型半导体，在导体和绝缘体材料的连接或阻隔下组成各种集成电路的元件半导体器件.,（五）半导体材料的特性,一般材料纯度在99.9已认为很高了，有0.1的杂质不会影响物质的性质。而半导体材料不同，纯净的硅在室温下：21400cm,如果在硅中掺入杂质磷原子，使硅的纯度仍保持为99.9999。则其电阻率变为：0.2cm。因此，可利用这一性质通过掺杂质的多少来控制硅的导电能力，改变性质，制造器件。ppmpartpermillion百万分之一(化学反应)ppbpartperbillion十亿分之一(半导体工艺)pptpartpertrillion万亿分之一3.半导体的导电能力随光照而发生显著变化4.半导体的导电能力随外加电场、磁场的作用而发生变化.,摩尔定律的背后,在Intel的辉煌后面，人们首先联想到的，一定就是摩尔博士。但是摩尔博士的后面呢？美国物理学家、诺贝尔物理学奖获得者理查德.费曼（RichardFeynman）一堂课的主题：“在针尖我们还有很大的空地”费曼还设想到除了用原子造计算机，还可以造各种机器，基本的手段就是对原子的操纵,遵循摩尔定律”的基本角色,它的基本工作原理就是在S与D两个电极之间可以加上电压，从而产生电流，同时门极上也可以加上电压，使得这个电流受到门电压的控制。这样这个晶体管的基本工作状态就是两个：当门电压高时，电极S与D之间可以产生电流；当门电压低时，则电极S与D之间的电流被截止。,MOSFET的结构模式图,三、按比例缩小(Scaling-down)定律,集成电路(IC)的发展一直遵循着“摩尔定律”和“按比例缩小定律”,即集成电路每3年更新一代,每一代器件特征尺寸缩小1/3,电路规模提高4倍,而单位功能成本呈指数下降。整个芯片工业这三十多年来只有一个主题:把晶体管尽量做小,把尽可能多的晶体管做到一起。栅氧化层厚度、源漏延伸区(SDE)、结深和栅长等的按比例缩小使MOS器件的栅长从70年代的10um逐渐减到现在的0.1um,随之进入0.1um以下的纳米领域。,1974年由Dennard提出了按比例缩小(Scaling-down)理论，即器件内部电场不变的缩小规律，称为恒场(CE)律。1）纵、横向尺寸L、W、Tox及引线孔按比例缩小；2)掺杂浓度按比例增加；3）电源电压及阈值电压按比例缩小。根据恒定场按比例缩小原理,MOSIC的特征线宽等有关尺寸缩小倍,电路速度可增加倍,单元电路的功耗下降2倍,而单位芯片面积的功耗则可保持不变,这是IC集成度和性能得以不断提高的理论基础。,漏源电流方程：由于VDS、(VGS-VTH)、W、L、tox均缩小了k倍，Cox增大了k倍，因此，IDS缩小k倍。门延迟时间tpd为：其中VDS、IDS、CL均缩小了k倍，所以tpd也缩小了k倍。标志集成电路性能的功耗延迟积PWtpd则缩小了k3倍。,CE律的问题,阈值电压不可能缩的太小源漏耗尽区宽度不可能按比例缩小电源电压标准的改变会带来很大的不便工艺实现存在问题出现量子隧穿现象,恒定电压等比例缩小规律(CV律),保持电源电压Vds和阈值电压Vth不变，对其它参数进行等比例缩小按CV律缩小后对电路性能的提高远不如CE律，而且采用CV律会使沟道内的电场大大增强CV律一般只适用于沟道长度大于1m的器件，它不适用于沟道长度较短的器件。,准恒定电场等比例缩小规则（QCE律）,CE律和CV律的折中，实际采用的最多随着器件尺寸的进一步缩小，强电场、高功耗以及功耗密度等引起的各种问题限制了按CV律进一步缩小的规则，电源电压必须降低。同时又为了不使阈值电压太低而影响电路的性能，实际上电源电压降低的比例通常小于器件尺寸的缩小比例器件尺寸将缩小k倍，而电源电压则只变为原来的/k倍,四、微电子技术的发展方向,硅微电子技术的三个主要发展方向特征尺寸继续缩小集成电路(IC)将发展成为系统芯片(SOC)微电子技术与其它领域相结合将产生新的产业和新的学科，例如MEMS、DNA芯片等,第一个关键技术层次：微细加工目前65nm和45nm已开始进入大生产32nm大生产技术也已经完成开发，具备大生产的条件当然仍有许多开发与研究工作要做，例如IP模块的开发，为EDA服务的器件模型模拟开发以及基于上述加工工艺的产品开发等在纳米尺度阶段，最关键的加工工艺光刻技术一直是一个不断探索研究的大问题。,1、铜互连已在0.25-0.13um技术代中使用；但是在0.13um以后，铜互连与低介电常数绝缘材料共同使用时的可靠性问题还有待研究开发2、多层互连工艺与布线,第二个关键技术：互连技术,减小互连的途径：增加互连层数增大互连线截面Cu互连、LowK介质多芯片模块（MCM）系统芯片（Systemonachip）,减小特征尺寸、提高集成度、Cu互连、系统优化设计、SOC,第三个关键技术新型器件结构新型材料体系高K介质金属栅电极低K介质SOI材料,L,源,漏,栅,Tox,p型硅,n+,n+,多晶硅,NMOSFET,栅介质层,新一代小尺寸器件问题,一、尺寸缩小的限制几十年来，CMOSIC一直遵循摩尔定律不断发展,美国半导体工业协会预测，到2010年，器件特征尺寸将缩小到70nm以下，研究进人纳米尺度的CMOS器件面临的技术挑战和物理问题已成为当前迫切而重要的研究课题。,第二章缩小到纳米尺寸的CMOS器件面临的挑战,尺寸缩小所面临的困难,(1)短沟道效应引起亚阈特性的变坏和阈值电压随沟道长度的难以接受的变化；(2)栅氧厚度Tox的最低限度；(3)热载流子效应的限制；(4)阈值电压Vth和漏极电压在考虑噪声不敏感容限时的最低限制；(5)使寄生效应如源漏串联电阻等最小；,以上问题使得器件的缩小有如下限制：,(1).为限制短沟道效应，传统器件要求沟道掺杂达到或超过1018cm-3,杂质散射使载流子迁移率退化；(2)栅氧厚度已经大大缩小到3nm，这已非常接近SiO2接开始直接隧穿的极限；(3)由于对目前的逻辑电路，可以认为阈值电压Vth为0.3V是一个低限，采用一个经验规范Vth0.25Vdd，从而应该使Vdd大于1.01.5V；(4)由于载流子的自热效应，使得工作电压变小后，热载流子效应仍然影响着器件的寿命。,二、尺寸缩小对工艺技术的挑战,1、光刻（lithography）用于电路图形生成的光刻技术是IC按比例缩小的最关键技术。光学光刻技术通过不断缩短光源的波长和提高透镜的数值孔径，使分辨率不断提高；采用带有子场扫描的193nm波长的步进光刻机可以保证实现90nm的特征尺寸；有必要发展新的光致杭蚀剂(光刻胶)和甩胶”工艺；,更短波长光源(如193nm波长的ArF准分子激光、157nm波长的F2准分子激光等深紫外光源)、新透镜材料和更高数值孔径光学系统的加工技术成为急需解决的问题;由于光刻尺寸要小于光源波长,使得相移和光学邻近效应矫正等波前工程技术成为光学光刻的另一项关键技术；替代光学光刻的下一代光刻技术的研究迅速升温,主要有极紫外(EUV,ExtremeUltraviolet)投影光刻、X射线(XRL)光刻、电子束(EBL)投影光刻、离子束(IBL)投影光刻等,这些技术在更小尺寸的生产中将替代现有的光学光刻技术。,EUV光刻技术用波长为1014nm的极紫外光作光源。由于材料的强烈吸收,其光学系统必须采用反射形式(见图1)。EUV光刻技术目前被视为保证“摩尔定律”进入纳米领域后依旧适用的法宝,它可使芯片上蚀刻电路的等级达到0.06m以下。相比今天的制造技术,用EUV技术生成的芯片,其集成度可提高100倍,存储容量也可以达到目前的100倍以上。XRL技术的光源波长约为1nm。由于容易实现高分辨率曝光,而被认为是所有后光学光刻技术中最为成熟的技术。XRL的主要困难是获得具有良好机械物理特性的掩模衬底,而衬底材料目前认为最合适的是SiC。,EBL技术采用高能电子束对光刻胶进行曝光从而直接获得结构图形,由于其德布罗意波长为0.004nm左右,EBL不受衍射极限的影响,可获得接近原子尺度的分辨率。IBL技术采用液态原子或汽态原子电离后形成的离子通过电磁场加速及电磁透镜的聚焦或准直后对光刻胶进行曝光。其原理与EBL类似,但德布罗意波长更短,且邻近效应小、曝光场大。IBL主要包括聚焦离子束光刻(FIBL)、离子投影光刻(IPL)等。最近实验研究中已获得10nm的分辨率。未来的技术用来制作几十,乃至几纳米线宽的图形原则上已不存在问题。,用于浸入式光刻的喷淋系统，它从晶片一侧喷淋液体，然后从另一侧将液体吸走。（资料来源：Nikon）,尽管人们对浸入式光刻还有一些疑虑，例如气泡或水/光刻胶可能互相反应等，浸入式光刻看起来已是大势所趋。该技术在最后的投影棱镜和晶片之间充入了一种液体，193nm时很可能是水。由于水的折射指数比空气高（1.44:1），因此可以增加投影棱镜数值孔径NA，相当于将193nm波长缩短到134nm，从而提高了分辨率。,2、刻蚀、氧化、掺杂等运用低压、高密度离子源干法刻蚀代替了传统的湿法刻蚀以实现越来越细的线条和不断增大深宽比的孔。批处理高温氧化布散一艺将逐步减少，较深的扩散区或较厚氧化层的工序还将采用小批量高温工艺。为了实现浅结和精确的沟道杂质剖面控制，单片加工的离子注人工艺己经逐步取代了批处理的扩散工艺。先进的CMOSIC已采用浅的沟槽隔离代替厚的场氧化隔离，以减少高温处理过程和减小芯片面积。,3、互连线采用化学气相淀积(CVD)方法淀积介质或其他材料薄膜。对导体膜，则采用新的物理气相淀积(PVD:PhysicalVaporDeposition)方法。CMOSIC将普遍采用铜连线和低介电常数的介质材料，因此要发展适于铜互连的新工艺技术。为了实现多层互连，要保证硅片表面平整，化学机械抛光(CMP:ChemicalMechanicalPolish)也是今后工艺中的一项重要技术。,器件按比例缩小时,电路的RC延时几乎不缩小,从而随芯片集成度的提高、面积的增大(连接复杂性提高),降低连线延时变得十分重要。实际上,使用微纳米技术设计的芯片,其连线所占面积已超过器件所占的面积，连线问题具有与器件同等重要的意义。研究课题有:多层布线及相应的平面化技术,降低连线薄膜材料的电阻率、提高其可靠性(如以Cu代替Al)和降低多层布线层之间绝缘层材料的电容率(如以氟硅玻璃FSG代替SiO2),使RC延时下降。,三、薄栅氧化层的问题,随着MOS器件沟道长度的不断减小，为了抑制短沟道效应，减小亚阈值斜率.同时也为了增大驱动电流提高电路工作速度，必须使MOS晶体管的栅氧化层厚度和沟道长度一起按比例缩小.除了工艺技术的限制，也还有很多问题将限制氧化层的减薄，主要是:氧化层的击穿和可靠性、薄氧化层的隧穿电流对器件和电路性能的影响，多晶硅栅的耗尽和反型层电容引起的器件性能退化等问题。,1、氧化层的可靠性,当氧化层中的电场强度超过一定界限时，将会引起氧化层的击穿。在强电场下引起的碰撞离化产生大量高能量的电子，这些电子可以越过SiO2禁带(9eV)进入导带。大量电子进入导带破坏了二氧化硅的绝缘性，这就是绝缘介质的本征击穿，二氧化硅击穿的临界电场强度约107V/cm。,但是对很薄的氧化层，在达到本征击穿电场强度之前，会由于隧穿效应使一些电子越过二氧化硅势垒，形成穿越氧化层的隧穿电流。特别是氧化层中存在的缺陷增加了电荷穿越氧化层的途径。同时，电荷穿越氧化层会造成氧化层损伤。陷阱对电荷的俘获引起氧化层磨损(wearout)已经成为影响MOS器件可靠性的一个重要问题。,一般常用达到击穿的电荷Qbd来评价氧化层的质量。对薄氧化层，可以用达到击穿的时间tbd即氧化层的寿命来反映薄氧化层的时变击穿(TDDB;TimeDepedentDielcetricBreakdown)特性VOX是加在氧化层上的电压，xeff是有效氧化层厚度.它反映了物理上氧化层最薄弱处的厚度，也包含了Si-SiO2界面或氧化层内的缺陷造成局部电荷俘获率提高或使Si-SiO2势垒高度下降的作用。G和0是反映ln(tbd)与电场强度的倒数1/E成线性关系的斜率和截距.它们是与温度有关的常数,室温下，,图2.1是针对不同厚度的氧化层，根据公式(2.1)和测量数据得到的氧化层寿命与加在氧化层上的电压的关系。,图2.l氧化层寿命与氧化层电压的关系,TDDB效应限制了氧化层厚度的减小要使氧化层有30年的寿命，氧化层中的最大电场强度就不应超过8MV/cm。对于5V工作电压(若考虑到电压的起伏，最大电压可能达到5.5V)，氧化层厚度不能小于llnm;对于3.3V允许氧化层厚度减小到6.5nm;对于2.5V则要求氧化层厚度至少4.5nm；当电源电压降到1V，氧化层的最小厚度是2nm。实际的氧化层中总是存在缺陷，因为缺陷的存在使氧化层的击穿电场强度降低30%左右。实际允许的氧化层电场强度在55.5MV/cm。,图2.2给出了要求30年寿命情况下允许的氧化层最小有效厚度与工作电压的关系。,2氧化层的隧穿电流的影响,对于MOS结构，当栅氧化层比较薄时，会由于氧化层中电场的增强引起较为明显的隧穿电流。穿越MOS晶体管栅氧化层的隧穿电流会对器件的性能带来影响。如使电路静态功耗加大。隧穿电流还会影响MOS器件特性和可靠性。对MOS结构.当栅氧化层厚度大于6nm时，主要是F一N(Fowler-Nordheim)隧穿电流。这种情况下，电子穿越氧化层的隧穿势垒是三角形势垒.如图2.3(a)所示。若栅氧化层很薄，则主要是直接隧穿电流，这种情况下，氧化层上的压降比Si一SiO2的势垒高度小，隧穿势垒是梯形势垒，如图2.3(b)所示。,隧穿电流的最大特点是随氧化层中的电场强度EOX指数增大。F一N隧穿电流密度可表示为直接隧穿电流密度可近似表示为,其中，EOX是氧化层中的电场强度，b是SiSiO2势垒高度，Vox是氧化层上的电压，A、B是依赖于电子有效质量、Si一SiO2势垒高度等因素的系数，A1.2510-6A/V2，B233.5MV/cm。对于很薄的氧化层，氧化层上的压降小于3.2V，这时直接隧穿电流变得显著。,图2.5是用基于量子效应的模型模拟了不同栅氧化层厚度的MOSFET的栅电流与栅电压的关系。从图中看出，当栅氧化层厚度减薄到1.5nm，在1V电压下栅极电流已超过1A/cm2。,栅电流要经过多晶硅栅和栅氧化层进人沟道，当氧化层减薄时栅氧化层的等效电阻Rsio2减小，从而使降在多晶硅电阻Rpoly上的电压加大，使器件的阈值电压要增加Rpoly*IG，而且栅电流IG的统计分布也将造成阈值电压的起伏。图28说明了RPOLYIG对阈值电压VT的影响。,一定的栅宽度条件下，栅电流随栅长（LG）增大而增大，栅电流随栅长增加的关系比线性关系更显著，从实验得到的近似关系是：图2.9给出了理论和测量得到的单位栅宽的栅电流与栅长的关系,虚线是基于多重散射理论(MST:MultipleScatteringTheory)的计算结果，符号表示实验数据。对tOX=1.2nm情况.考虑了多晶硅上的压降Rpoly*IG的影响，得到的结果用直线画出，可见，考虑了这个修正后使计算结果和实验数据更接近。,由于隧穿电流有一定的统计分布，栅氧化层越薄，隧穿电流越大，栅电流的偏差(对应于IG/IG=10%的IG)也越大。栅电流的偏差将造成器件阈值电压的起伏。不过，当栅氧化层厚度大于2nm时，栅电流的起伏不会引起阈值电压的明显起伏。由于栅电流在多晶硅栅上的压降，使有效栅电压降低，不仅使器件阈值电压增加，也使器件的跨导下降。同样，栅电流的起伏也会引起器件跨导的起伏。图2.10是在LG=0.16m,tox=1.2nm时的小尺寸MOSFET中观察到的器件阈值电压外和跨导gm随栅电流起伏变化的情况,四、多晶硅耗尽效应,在栅氧化层不断减薄的情祝下.必须考虑多晶硅栅耗尽效应造成的栅电容减小。类似于对MOS器件半导体表面耗尽的处理，在多晶硅中靠近二氧化硅界面也会有能带弯曲和耗尽层电荷分布.,对图中nMOSFET,y处表面反型电荷密度为在强反型时由上图可知，由于存在多晶硅耗尽，栅压Vgs将被多晶硅耗尽区所分走一部分，则y处表面反型电荷密度变为在多晶硅耗尽区域求解泊松方程，并利用边界条件，可以得出多晶硅耗尽区的电压降为,其中，其中av的单位是伏，NP是多晶硅掺杂浓度，从上式知，当NP51019cm-3时，av50，多晶硅耗尽区的电压降接近于零。考虑阈值电压时满足，。可以解出考虑多晶硅耗尽后的阈值电压为,阈值电压与多晶硅掺杂浓度的关系。实线是上述理论模型；符号为二维器件模拟软件计算结果。,*亚阈区斜率是什么？,亚阈值斜率S也称为亚阈值摆幅，其定义为亚阈区漏端电流增加一个量级所需要增大的栅电压，反映了器件从截止态到导通态电流转换的陡直度，具体对应于采用半对数坐标的器件转移特性曲线（lgID-VG）中亚阈区线段斜率的倒数，可表示为：,五、量子效应的影响,（1）器件电压不能按比例缩小（2）薄栅介质使得纳米尺度器件(1)栅介质电场5MV/cm；硅中电场超过1MV/cm（反型时，见下图）。,由于反型层中的载流子被限制在硅衬底表面的很窄的势阱中，载流子在垂直表面方向的运动受到限制，因此反型载流子不能像体内的载流子那样在三维空间自由运动，可以用二维电子气描述反型层内的电子状态。即变为,可采用如下近似求解反型层量子效应对器件特性的影响,1.有效质量近似；2.三维薛定谔方程被分离为一维薛定谔方程，描述限制布洛赫波沿界面方向的垂直波包函数z(z)；3.对势阱里的电子而言，位于Si/SiO2界面的势阱(3.1ev)为无穷大。,采用抛物线型的能带结构，有如下薛定谔方程这里的mzi为界面处i能谷归一化的有效质量，Eij和zij(z)分别为i能谷中的j亚能带的特征值和特征函数。弱反型层内的电子可以近似看作处在一个三角形势阱中，因为表面电场ES近似是恒定的，在z0一边耗尽层电荷形成一个线性电势分布：,在Si/SiO2界面下z处的反型层电子密度可由对所有亚能带进行求和得出,解薛定谔方程，其特征函数为Airy函数,特征能量为,当器件工作于中等反型到强反型时，由于反型层电荷的微扰，Airy函数不能准确描述基态特征函数，可采用如下表达式描述最低亚能带的波函数,参数b由使用该公式中的波函数的系统的最小能量决定。由这方法可得到基态亚能带能量近似表达式下图为量子效应作用下的电荷分布与经典波耳兹曼分布的比较。可以看到，由于量子机制的作用，反型层电荷的峰值将离开界面，该现象可以视为栅氧化层厚度在增加,由于有效栅氧厚度的增加，器件的阈值电压电压将变大，而反型电容将变小，从而导致漏极电流的衰退。,栅氧化层越薄，沟道区掺杂浓度越高，表面电场越强，量子效应的影响越显著。反型层电荷量子化引起的阈值电压增大也可等价于有效栅电压的减小，因为要达到同样的反型层电荷密度，必须加更大的栅电压。图2.18示出了不同的栅氧化层厚度和衬底掺杂浓度情况下量子效应引起的栅电压变化.。,有漏偏压情况下量子效应的影响,量子效应对阈值电压的影响仅反应了零电流(即没有漏电压)时栅电压的平移。器件加有漏电压时，量子效应还会引起沟道区反型层电荷及表面势的分布变化，因此，不仅造成VGS曲线相对经典理论的平移，而且斜率也会发生变化。考虑了加有漏偏压情况下的量子效应的影响，可以用一个量子化的电荷薄层模型替代经典的电荷薄层模型计算MOS器件的导通电流。,6/3/2020,102,可以套用基于漂移扩散方程和高斯定律得到的漏电流表达式：,图2.12比较了用经典方法和量子力学计算得到的NMOS中反型载流子在垂直表面方向(x方向)的分布。,考虑到多晶硅栅的耗尽效应和反量子化的影响，MOS晶体管的栅电容不再完全由栅氧化层的电容决定，而应由下式决定:是单位面积栅氧化层电容，CP是描述多晶硅栅耗尽效应的单位面积多晶硅耗尽层电容，CS是半导体表面反型层或积累层厚度决定的单位面积电容.,量子效应引起的带-带隧穿,短沟道器件中，为了抑制短沟道效应，常采用高浓度的环绕掺杂(HALO)来限制源一漏pn结耗尽区的扩展，阻止漏电场向沟道区内穿透。较高浓度的环绕掺杂便得漏区附近形成高电场.例如可能在10nm距离内有12V的电势变化。这样强的电场将导致漏pn结发生量子机制的带一带隧穿，使pn结泄漏电流明显增大。,*栅介质等效氧化层厚度（EOT）提取,在纳米器件中，由于存在多晶硅耗尽、反型层或积累层电荷量子化等因素，使得等效氧化层厚度的确定变得困难C-V测试中存在的栅介质漏电、衬底电阻等寄生元件也会使栅介质电容测试结果产生误差CV特性曲线得出的结果往往包含了栅介质漏电、衬底电阻等寄生元件、电荷量子化、多晶硅耗尽的影响,高精度透射电镜（HR-TEM）是测量栅介质厚度的最有效方法，但设备昂贵，效率低。,考虑测量等效电路的结果IEEEED,1999,46(7):1500.C-V仪测试出的Cm并非MOS结构栅电容C，由两图阻抗之间的关系，可以得出实际的栅介质电容如下下标1和2分别是在频率f1和f2下测得,则有,100K和1MHz双频率C-V测试及修正结果,MIS测试结构的等效电路(a)包含漏电流、串联电阻和寄生电容的精确模型(b)实际测试模型,考虑量子化的等效氧化层厚度（EOT）的提取方法IEEEED,2002,49(4):695,如果在MIS结构中所加的外加偏压是平带电压，则由于不存在势阱或势垒，量子效应、多晶硅耗尽可以忽约不计。由经典的半导体物理理论可知：其中，,其中，为氧化层电容。为半导体表面的平带电容，有：其中，德拜长度,多晶硅也有相同的结果，如何从C-V特性曲线得出平带电压和平带电容？达到平带电压时，下列公式成立：,这样，在C-V特性曲线上利用数学方法求得一阶和二阶导数，并根据上式得出平带电压和平带电容，即可得出氧化层厚度。,由C-V曲线求平带电压和平带电容示意图,六、迁移率退化和速度饱和,对于纳米MOS器件，栅氧化层厚度小于10nm,而沟道区的掺杂浓度已接近1018cm-3量级，这些将造成SiSiO2界面处的电场增强。一般界面处垂直于表面方向的电场已超过105V/cm，强电场不仅使沟道电子量子化，较强的表面电场也使反型载流子的迁移率退化。,反型层内的载流子受到三种散射结构的影响：（1）带电中心引起的库仑散射（2）晶格振动引起的声子散射（3）表面散射反型载流子的迁移率不同于体迁移率的另一个特点，是受表面电场的强烈影响；反型载流子的有效迁移率可由下式计算(Matthiessen公式),在上式中ph是由在声子散射决定的迁移率，sr反映了表面散射的作用，coul反映了库仑散射的作用，这三个量分别决定于沟道区掺杂浓度NA，反型载流子面密度Ns，垂直于表面方向的有效电场强度Eeff和温度T。而垂直于表面方向的有效电场强度决定于表面的耗尽层电荷和反型层电荷:,声子散射限制的迁移率可表示为A、B是拟合系数。在较低温度下，沟道电子主要位于最低的量子化子带上，这种情况下上式中的第一项可去掉，迁移率与温度的关系近似是T-1。但是从实验中得到的温度依赖关系近似是T-1.8，这个误差主要是因为上式只考虑了谷内的声学声子散射，而忽略了谷间的声子散射作用。考虑到反型层最子化的影响，根据蒙特卡罗模拟结果得到一个ph的半经验表达式：,对于量子化的沟道电子，所受的库仑散射主要来自位于SiSiO2界面一个热长度Lth以内的带电中心，在室温下近似为Lth=2.5nm考虑到自由载流子的屏蔽作用，可以用屏蔽长度Ls反映这个作用。因此库仑散射决定的反型载流子迁移率可表示为0表示无屏蔽时每单位面积每个散射中心的作用当反型载流子面密度大于1012cm-2时，一些电子态被全部填充，二维电子气的简并度将会影响屏蔽长度。考虑到简并情况，可以引入一个反映简并度的系数F：,LDH表示无简并情况的屏蔽长度。对无简并情况，；对强简并情况，。引人F系数后，库仑散射决定的迁移率可表示为从对SiSiO2界面的TEM分析得到，界面的不平整度大约在1.3nm，均方差约为0.2nm。表面不平整度引起的表面散射强烈依赖于表面电场。由表面散射决定的迁移率和表面有效电场强度的平方成反比：,其中是与不平整度的均方根有关的拟合系数。载流子对表面散射也有一定屏蔽作用，这个屏蔽作用随温度的升高而减弱。考虑到这个影响，表面散射限制的迁移率可表示为综合考虑三种散射机制，按照Matthiessen公式可以得出总的迁移率与表面电场的关系，如图,模型公式计算得到的有效迁移率(实线)与测量数据(点)的比较,在表面电场比较小时，库仑散射起主要作用。另外当温度很低时，声子散射和表面散射作用减弱，库仑散射占主导地位。在库仑散射起支配作用的情况下，反型载流子的迁移率与衬底掺杂浓度有较强的依赖关系。随着表面有效电场强度的增大，声子散射和表面散射起主要作用，迁移率基本与掺杂浓度无关，不同掺杂浓度样品的曲线趋于一致，达到一个，“普适曲线”。反型载流子迁移率主要受声子散射限制，基本上的依赖关系。当电场更强时.反型载流子更向表面集中.表面散射加强。当时，反型载流子的迁移率主要受表面散射限制，因为表面散射对电场有更强的依赖关系。这种情况下电子的迁移率基本随有效电场强度的平方下降。,反型载流子的饱和速度降低,在低电场情形下，载流子的漂移速度与电场强度成比例，且比例常数不是电场强度的函数，但当电场增强到以上时，载流子速度与电场强度不再成正比，并最终达到饱和。在没有外加电场时，载流子和晶格通过声子交换能量，并达到热平衡状态。而在有电场存在时，载流子获得能量，这时载流子温度高于晶格温度，获得了一定的附加速度，即所谓的漂移速度。弱场情况下，载流子由电场获得的能量并不多，载流子沿电场方向的漂移速度比本身的热运动速度要小得多，仍可近似认为载流子于晶格处于热平衡状态，电场不影响载流子的运动状态和散射过程，因而载流子的迁移率维持常数不变。,在电场强度足够大时，载流子获得的能量较大，但它与晶格间的能量交换仍以声学声子来进行，载流子获得的能量不能及时与晶格交换，因而载流子温度Te随电场强度的加大而升高，使载流子温度显著大于晶格温度，这时的载流子称为热载流子。载流子的运动速度随温度T的升高按的比例规律增加，所以被晶格散射的几率加大，因此随着温度的升高迁移率下降。当电场进一步增加时，载流子获得的能量可以与光学波声子的能量相比，散射时可以发射光学波声子，于是载流子的漂移速度不再增加，而是维持一个一定的数值，称为散射极限速度或饱和速度，以usat表示。,对于深亚微米及纳米CMOS器件，不仅垂直于表面方向(纵向)的电场增强，沿沟道方向(横向)的电场也在增大。横向电场的增大将会引起反型载流子漂移速度的饱和。一旦发生速度饱和，MOSFET的饱和区电流不再随栅电压的平方增加，而是线性依赖关系，即其中vs是反型载流子的饱和漂移速度。反型载流子的饱和漂移速度要比体内载流子的饱和漂移速度(约为107cm/s)低。,反型载流子的漂移速度与横向电场的关系，根据实验得到半经验模型:而函数可用下述经验公式计算：当横向电场Ey较小时，f(,E)=1，漂移速度遵守常规的vd=Ey关系；当横向电场较大时（），函数中的第三项起主要作用，漂移速度趋向于饱和漂移速度vs。,由得出其中单位面积的反型层电荷为而该方法产生很大的误差，该误差来自于器件内横向电场和纵向电场沿沟道方向是不均匀分布，使反型层电荷的值有较大偏差。,如何测量反型载流子的饱和速度,下图是器件电场分布的二维数值模拟结果。横向与纵向电场存在不均匀性。,对上述MOSFET用数值模拟得到电流，再根据速度饱和得到的饱和漂移速度。图2.27是计算得到的vs与栅电压及宏观平均电场强度的关系。,图2.27表现的反型载流子饱和漂移速度随栅压的变化实际上反映了饱和漂移速度对反型载流子面密度(Ninv)的依赖关系。为了更精确地分析反型载流子的漂移速度，采用一种多晶硅电阻作为栅极的MOS结构进行测量分析。在栅的两端加两个栅压VG1和VG2，且VG2=VG1+VD,使从源到漏的栅压线性增加。则可以保证沿沟道方向的表面反型载流子面密度基本均匀。,利用2.29所示的电阻栅极结构，对一组不同沟道长度的MOSFET测量得到了漂移速度与横向电场强度的关系。,不同沟道长度器件的测量结果完全一致，这进一步说明了测量的精确性。当电场强度超过104V/cm以后，载流子漂移速度趋于饱和。,图2.31是对1.5m沟道长度的NMOS器件，在不同表面反型载流子面密度下测量得到的曲线。这个结果证明了反型载流子的饱和漂移速度对载流子面密度的依赖关系。为了区分反型载流子面密度和纵向电场这两个影响，采用增加衬底电压Vsub的方法测量曲线，通过调整VGS和Vsub可以在固定纵向电场强度情况下考察漂移速度对反型载流子面密度Ninv的依赖关系，或者在固定反型载流子面密度条件下考察漂移速度对纵向电场ex的依赖关系。说明反型载流子的漂移速度主要依赖于Ninv而不是纵向电场强度ex。在较高的反型载流子密度情况下，载流子之间的散射作用很强，是造成了反型载流子饱和漂移速度降低的一个重要原因。,速度过冲效应,当存在电场梯度时，能量驰豫时间内电子速度可以超过相应高场的速度值。当沟道方向电场增加，电子开始与晶格处于不平衡状态。在电子的运行过程中不能发生足够的声子散射事件，从而导致电子能被加速到超过饱和速度，这种由动量不守恒的效应可以在能量驰豫时间内观察到。因此，过冲是一种非平衡效应，不能由简单的漂移扩散进行模拟。非均匀电场中的漂移速度可以近似表达为,其中u0为均匀电场中的漂移速度，在低场下，与沟道方向电场有关。然而在短沟道MOSFET中，在漏端的电场梯度会更高，且即使在普通工作条件下电场也会很高，这时可以当作常数。为了得到解析的电流表达式，对电场梯度作如下假设（其中k与工作条件相关）可得考虑速度过冲后的电流Ids,os为,七、杂质随机分布的影响,对于沟道长度小于的小尺寸MOS器件，其沟道区内的杂质原子总数只有几十个到上百个。这样少量的杂质数目，其数量的相对涨落将可能达到百分之几十。由于离子注入、扩散等工艺的随机本质，使沟道区内的杂质原子不是理想的连续均匀的分布，而具有分立的微观随机分布的本质。杂质原子的随机分布会引起与杂质浓度有关的器件参数发生变化，特别是器件阈值电压离散性。,如果不考虑界面态电荷以及杂质浓度涨落引起的表面势的变化，则阈值电压的变化主要是由耗尽层电荷数涨落引起的，由此引起的阈值电压变化的标准偏差可近似用下式估算：其中把耗尽层厚度xd和QB的表达式代入式,(a)降低杂质影响的器件结构(b)纵向掺杂分布,(a),八、阈值电压减小的限制,随着CMOS器件尺寸减小，集成度不断提高，无论从降低功耗考虑，还是从器件的可靠性考虑，电源电源电压都必须随着器件尺寸的减小而降低。尽管电源电压不能完全按照CE规则（恒定电场规则）与器件尺寸以同样比例减小，当器件尺寸缩小到100nm以下时，电源电压将降低到1.0v左右。对于很低的电源电压，MOS器件的阈值电压设计也将成为一个棘手的问题。阈值电压的设计主要考虑三个方面：电路的性能（即电路速度），电路的噪声容限，以及电路的功耗。,电路速度的考虑从改善电路速度考虑，阈值电压应尽量减小，因为在一定的电源电压上减小阈值电压可增大器件的驱动电流，从而减小电路延迟时间。CMOS电路的延迟时间可近似表示为:线性区,CL是电路的负载电容，VDD表示CMOS电路的逻辑摆幅，即电源电压，K是导电因子，对于给定的器件K是常数。,饱和区下图针对不同电源电压给出了归一化延迟时间与阈值电压的关系可见，要使电路性能不退化阈值电压应随电源电压的降低按比例减小。,图2.45说明延迟时间与阈值电压相对电源电压比例的关系。从图中看出，当VT/VDD接近0.5时，延迟时间急剧增大，而当VT/VDD小于0.2以后，延迟时间变化很小，在电源电压较高时，一般都取VT=0.25VDD。图中的延迟时间就是以VT/VDD=0.2对应的延迟时间归一化的。显然从电路性能考虑，阈值电压不应大于0.2VDD。,噪声容限的考虑,对CMOS电路，可以用单位增益点定义输入低电压的最大值VILmax和输入高电平的最小值VIHmin，如图2.46所示。CMOS电路的噪声容限（NM：NoiseMargin）可以用下式计算：其中，VOH和VOL是输入为VILmax和VIHmin对应的输出高电平和低电平。从图2.46的直流电压传输特性可以看出，增大器件的阈值电压有助于增大电路的噪声容限。,针对的0.25m和0.5mCMOS技术，采用包括小尺寸器件二级效应的精确I-V模型，计算了CMOS反相器的噪声容限与电源电压和阈值电压的关系，取CMOS反向器的比例因子KP/KN=1。图2.47是根据精确I-V模型计算得到的结果。,对于传统的阈值电压与电源电压的比例，即VT/VDD=0.2，根据简单电流模型得到的噪声容限是6。,若保持NM=6，根据精确的I-V模型计算结果，阈值电压可减小为电源电压的15%，比过去的经验值0.2VDD再减小5%VDD。保证电路稳定性的前提下，可以使电路的延迟时间进一步减