北京理工大学数字系统与设计实验报告

数字系统的设计与实验(软件部分)本科实验报告实验名称：数字系统设计与实验(软件部分)课程名称：数字系统的设计与实验(软件部分)实验时间：班主任老师：实验场所：实验教师：实验类型：原理验证综合设计自主创新学生姓名：学年/班级：组编号：大学：同伴：专家：成绩：实验一QuartusII 9.1软件的使用一、实验目的1 .通过实现简单的组合逻辑电路，掌握QUARTUSII 9.1软件的使用2 .程序实现3-8解码器电路，以掌握VHDL组合逻辑的设计和QUARTUSII 9.1软件的使用。 灬二、实验内容1，3-8解码器电路VHDL组合逻辑的设计a、3-8解码器电路真值表的双曲馀弦值输出d2.d2d1.d1D0Q7Q6Q5Q4q3.q3Q2q1.q1Q00000000000100100000010010000001000110000100010000010000101001000001100100000011110000000b、功能模拟波形图：c、时间序列仿真波形图：d，VHDL代码库存IEEE；use ieee.std_logic_1164.all；use ieee.std_logic_arith.all；use ieee.std_logic_unsigned.all；entitycodeder3_8is端口(en : in STD _ logic；sel : instd _ logic _ vector (2down to0)qout : out STD _ logic _ vector (7下载到0 )；编码器3 _ 8；architecture beha of decoder3_8 issignal Sina _ in : STD _ logic _ vector (2下载到0 )signal Sina _ out : STD _ logic _ vector (7下载到0 )beginsina_in=sel；流程(Sina _ in，en )beginif(en=0)thencase sina_in iswhen000=sina_out=；when001=sina_out=；when010=sina_out=；when011=sina_out=；when100=sina_out=；when101=sina_out=；when110=sina_out=；when111=sina_out=；when others=sina_out=；结束时间；结束if；qout=sina_out；结束流程；end beha；2 .共阳极七级解码器VHDL组合逻辑的设计a、共阳极7级解码器管脚分布及电路结构如果：显示0，则a、b、c、d、e和f引脚显示为低电平，g引脚显示为高电平的二极管显示为数字0。 如图所示：b功能模拟波形图：c时间序列仿真波形图：d，VHDL代码库存IEEE；use ieee.std_logic_1164.all；use ieee.std_logic_arith.all；use ieee.std_logic_unsigned.all；实体se G7 is端口(clk，load，en:in std_logic；data _ in : instd _ logic _ vector (3down to0)seg : out STD _ logic _ vector (6down to0)；end seg7；architecture beha of seg7 issignal qout : STD _ logic _ vector (3down to0)signalq _ temp : STD _ logic _ vector (3down to0)begin进程(clk，load )beginif(load=1)thenq_temp=data_in；elsif (clk事件和clk=1) thenif(en=0)thenqout=qout；elsif(qout=1001)thenqout=0000 ；elseqout=qout 1；结束if；q_temp=qout；结束if；结束流程；流程(q _ temp )begincase q_temp iswhen0000=seg=；when0001=seg=；when0010=seg=；when0011=seg=；when0100=seg=；when0101=seg=；when0110=seg=；when0111=seg=；when1000=seg=；when1001=seg=；when others=seg=；结束时间；结束流程；end beha；实验2型10状态机和7段解码器一、实验目的通过设计频率选择性的模式10状态机和7段的解码电路，进一步学习VHDL硬件描述语言。二、实验内容该设计包括分频器、复用器、状态机和解码器。时钟输入作为分频器输入，输出时钟分别是2分频、4分频、8分频、16分频四个频率的时钟信号被四个所选择的一个复用器选择作为状态机的时钟输入将选择的时钟频率作为输入驱动状态机使用，按照0-2-5-6-1-9-4-8-7-3-0的顺序输出此输出用于驱动输入到7段解码器的显示逻辑。功能模拟结果：图1整体模拟结果图22分频结果图34分频结果图48分频结果图516分频结果实验三字钟的设计与仿真一、实验目的通过设计实现了四种频选数字钟的设计与仿真，熟悉VHDL语言编程。二、实验内容系统整体由分频器、复用器、计数器这3个模块构成。输入端子有5个，分别为时钟(供给系统整体的时钟信号)、选择器输入Sel1、Sel0(选择不同的频率输入)、复位信号、设定信号。输出端子有24个，时钟位hour_low(3 downto 0)和十位hour_high (3 downto 0)、分位min_low(3 downto 0)和十位min_high (3 downto 0)、秒位second_low(3 downto 0)和十位secondr _ secondr功能模拟的结果如下图所示图1整体功能模拟图2 59秒跳跃图3 9分59秒跳跃图4 59分59秒跳跃图5 9时5 9分5 9秒跳跃图6 23时59分59秒跳跃【实验心得】这次的实验很难，设计的知识点很多，一开始觉得无法着手，但是一开始不知道因为线路重叠所以采取了特别的方法。 编码的结果是程序运行不顺利。 仔细阅读手册才发现这个问题，所以以前浪费了时间。 总的来说