用VHDL语言实现浮点数运算

用VHDL语言实现浮点数运算随着CPLD和FPGA的出现以及EDA技术的成熟，采用CPLDFPGA实现数字信号处理的方法已经显示出巨大的潜力。由于CPLDFPGA器件具备在线可编程能力，克服了专用处理器灵活性方面的不足，同时兼备了高速和低成本的优点，使CPLDFPGA在数字信号处理领域得到广泛应用。近年来，高密度可编程器件CPLDFPGA的集成度、速度不断提高，设计手段更加完善。1、浮点数加减法器的设计整个浮点数加减法器简化为：对阶、尾数运算、规格化3部分。（1）对阶使两个数据的阶码相等，这时才能进行尾数的加减运算在对阶操作时，总是使小阶向大阶对齐实现的方法是，将原来阶码小的数的尾数部分右移，并相应地增加其阶码传统的做法是将原来阶码小的数的尾数部分右移1位，其加1，直至阶码相等如图1所示 在进行对 阶操作时，首先比较 Ea、Eb的大小，产生换路指示位：若 EaEb则换路有效，否则换路无效；同时输出大阶E：若 EaEb，则EEa，否则EEb；阶差：E=|Ea-Eb|，用于控制可变步长移位器的移位步长对于原码表示的尾数，移位时尾数高位补零可变步长移位器是对阶器的核心部件，用VHDL描述如下：ENTTTY MOVE IS P0RT(INPUT： IN STDLOGIC VECTOR(3 DOWNTD 0)；COUNT： IN INTEGER RANGE 0 TO 3；OUTP： OUT STDLOGIC VECTOR(3 DOWNTO 0)；END MOVE;ARCHITECTURE MUXARC OF MOVE ISBEGINOUTPUT：PROCESS(INPUT，COUNT)BEGINCASE COUNT ISWHEN 0OUTP(3 DOWNT 0)INPUT(3 DOWNTO 0)；WHEN l OUTP(3 DOWNTO 0) “0”&INPUT(3 DOWNTO 1)；WHEN 2 OUTP(3 DOWNTO 0) “00”&INPUT(3 DOWNTO 2)；WHEN 3OUTP(3 DO 0) “000”&INPUT(3)；END CASE；END PROCESS；END MUXARC；（2）尾数运算完成尾数即完成尾数的加减运算。原码表示的二进制数格式与VHDL语言中的UNSIGNED数据格式是一样的，因此尾数加减法可以利用VHDL语言提供的UNSIGNED数的加减完成原码带符号数减法的规则是：若AF的绝对值大于或等于BF的绝对值，则差的绝对值为AFBF，差的符号与A同；否则，差的绝对值为BFAF，差的符号与A相反下面列出程序清单。加法A_F+B_F：ENTTY FADD IS PORT(A_F，B_F：IN UNSIGNED(3 DOWNTO 0)；S：IN STDLOGIC；FSUM：OUT STDL0GICVECTOR(5 DOWNTO 0)；END FADD ；ARCHITECTURE ARC OF FADD ISBEGINFSUM(4 downto O) AF+BF；FSUM(5)S；END ARC；其中，FSUM 多留一位为尾数和的符号位，一位保存加法的进位AF、BF表示浮点数A、B的尾数，S表示A的符号位，若两数的符号相反，它们相加实质是相减，相减实质是相加减法AFBF：ENTTTY FSUB IS PORT(S：IN STDLOGIC；A_F，B_F：IN UNSIGNED(3 DOWNTO 0)；SUBOUT：OUT UNSIGNE D(4 DOWNTO 0)；END FSUB；ARCHITECTURE ARC OF FSUB ISSIGNAL A，B：UNSIGNED(3 DOWNTO 0)；BEGINACT：PROCESS(S，A_F，B_F)BEGINIF A_F B_F THENAB_F； BA_F；ElSE AAF； BBF；END IF；SUBOUT (3 DOWNTO O)AB；SUBOUT(4)NOT S；SUBOUT (4) S；END PROCESS；END ARC；（3）规格化对于基数为2的浮点数，规格化数是指尾数绝对值大于或等于O5的纯小数，当用原码表示时，即是尾数的最高为1在减法运算时，可能会使结果小于O5，要通过尾数左移以实现规格化(称向左规格化)；在加法运算时，可能结果会大于1，此时要通过尾数右移以实现规格化(称向右规格化)传统的操作规则是：尾数移动一位，阶码相应3n减1，直至数据规格化和对阶器一样，本文规格化器同样用可变步长移位器实现，操作规格是：先求出移位步数，用可变步长移位器对尾数移位，阶码相应加减移位步数(4) 浮点数加减法器综合图2中，Sa、Sb。浮点数A、B 的符号位：Ma、Mb。浮点数A、B的尾数；Ea、Eb。浮点数A、B 的阶码；Ma、Mb：对阶后的浮点数A、B的尾数；2、浮点数乘法器的设计（1） 尾数相乘VHDL支持乘法运算，一个简单的44输出8位的乘法器描述如下：Entity MULT is PORT(AB：in uNSIGNED(3 downto 0)；MUL：out UNSIGNED(7 downto 0)；End MULT；Architecture arc of MULT isBeginMUL A *B；End arc；（2） 阶码相加阶码是用补码表示的，格式与VHDL中的SIGNED类型一样，用VHDL的SIGNED类型加法完成阶码相加比较简单（3）规格化尾数相乘，其积的绝对值可能会小于05，所以要进行向左规格化规则是：若高位为0，表明绝对值小于05，尾数向左移1位，阶码加1同时为减少资源占用，舍去尾数低位，使得输出结果也是8位的浮点数（4）浮点乘法器的综合用VHDL的Component(部件)结构或电路顶层图描述把各个部件组合完成浮点乘法器的设计，然后用MaxPlusII编译、下载到硬件芯片