CH4 存储器系统.ppt

08.06.2020,第四章存储器系统,存储器的分类及层次结构半导体存储器的工作原理以及与CPU的连接。辅助存储器的工作原理,08.06.2020,4.1存储器概述,存储器：计算机的存储部件，用于存放程序和数据。存储器操作：输入设备输入程序和数据存储器写操作CPU读取指令存储器读操作CPU执行指令时需读取操作数存储器读操作CPU将处理的结果存入存储器存储器写操作输出设备输出结果存储器读操作归纳存储器功能：具有稳定的记忆能力；能快速完成读/写操作。要求：容量大、速度快、成本低。,08.06.2020,存储器的作用,存贮器是计算机存贮信息的核心；主存是CPU与外界交换信息的接口；主存与CPU结合达到高速、准确运算的目的；外存可以在间断运行时保存必须的信息；外存可充当计算机信息交流的一种手段，也是CPU与外界交换信息的接口；,08.06.2020,4.1.1存储器分类,按与CPU的连接和功能分类主存储器（内存）辅助存储器（外存）高速缓冲存储器控制存储器-微程序控制器中用于存放微指令的存储器为存储器系统,08.06.2020,按存取方式分类,只读存储器（ROM）：存储的内容固定，仅进行读取操作。用于保存参数、数据或系统程序随机存取存储器（RAM）：信息的存取时间与信息存放的物理位置无关.特点：速度快例：半导体存储器，一般用作内存顺序存储器：信息的存取时间与信息存放的物理位置有关，只能按某种顺序存放.特点：速度慢、容量大、成本低例：磁带存储器，用作外存半顺序存储器：具有随机和顺序两种操作.例：磁盘存储器，用作外存找道为随机操作；读取扇区内容则为顺序操作,08.06.2020,按存储介质分类,磁存储器：利用磁性材料的的两个不同剩磁状态存放二进制代码“0”和“1”。如磁盘、磁带等。半导体存储器：用半导体器件组成的存储器。根据工艺不同，可分为双极型和MOS型。光存储器：利用光学原理制成的存储器，它是通过能量高度集中的激光束照在基体表面引起物理的或化学的变化，记忆二进制信息。如光盘存储器。,08.06.2020,按信息的可保存性分类易失性存储器电源掉电后，信息自动丢失。如半导体RAM。非易失性存储器电源掉电后，信息仍能继续保存。如ROM、磁盘、光盘等。,08.06.2020,4.1.2主存储器的组成和基本操作,存贮介质：能表示二进制数的物理器件。存储元：存贮一位二进制代码信息的器件。（记忆元）存储单元：若干个存储元的集合，存放一个字或一个字节，是存贮器的基本单位。一台机器的所有存贮单元的长度相同。存储体：存贮单元的集合，存储器中存储信息的实体，是存贮器的核心部件。存储单元地址：为了识别存贮单元，给存贮体的每个存贮单元编号，该编号称之。,08.06.2020,08.06.2020,1.主存的基本组成,08.06.2020,存贮阵列：信息存贮的集合体，由某种存贮介质按一定的结构组成存贮单元的集合，通常是二维组织阵列，供CPU各个部件访问的地址空间，地址寄存器：CPU要访问内存单元的地址，由地址总线存放在地址寄存器地址译码与驱动电路：用于对地址寄存器中的地址进行译码，通过对应的地址选择线到存储阵列中找到所要访问的存储单元，并提供驱动信号驱动其完成指定的存取操作。,08.06.2020,读写电路：根据CPU发出的读写控制命令，控制对存储单元的读写。数据寄存器：暂存需要写入或读出的数据。数据寄存器是存储器与计算机其它功能部件联系的桥梁。时序控制电路：用于接收来自CPU的读写控制信号，产生存储器操作所需的各种时序控制信号，控制存储器完成指定的操作。如果存储器采用异步控制方式，当一个存取操作完成后，该控制电路还应给出存储器操作完成（MFC）信号。,08.06.2020,2.主存与CPU的连接及主存的操作,主存储器用于存放CPU正在运行的程序和数据。主存与CPU之间通过总线进行连接。,08.06.2020,主存的操作过程,MAR：地址寄存器MDR：数据寄存器,08.06.2020,CPU与主存之间的数据传送：同步控制方式：数据传送在固定的时间间隔内完成。即在一个存取周期内完成。异步控制方式：数据传送的时间不固定，存储器在完成读/写操作后，需向CPU回送“存储器功能完成”信号（MFC），表示一次数据传送完成。目前多数计算机采用同步方式控制CPU与主存之间的数据传送。由于异步控制方式允许不同速度的设备进行信息交换，所以多用于CPU与外设的数据传送中。,08.06.2020,4.1.3存储器的主要性能指标,存储容量：存储器所能存储的二进制信息总量。用存储单元数与每个单元的位数的乘积表示。如：512k16位，表示主存有512k个单元，每个单元为16位。在以字节为编址单位的机器中，用字节表示存储容量如:512MB表示主存能存放512KB的信息。存储容量的主要计量单位：1TB=1024GB1GB=1024MB1MB=1024KB1KB=1024B1B=8位容量与存储器地址线的关系1K210需要10根地址线1M220需要20根地址线256M228需要28根地址线,08.06.2020,速度,存取时间TA：存储器接到读（写）的命令到完成读取（写入）操作所需的时间。存储周期TM：在存贮器中完成一次完整的操作的时间，即进行两次读（写）操作之间所需的时间，也称读写周期。TMTATMTA一定的恢复时间中间可能有存贮器读破坏性或存贮介质与总线之间的延迟问题。MOS型存储器的TM约100ns双极型TTL存储器的TM约10ns存储器带宽BM：指单位时间里存储器所存取的信息量，是衡量数据传输的重要指标。也称数据传输率。设W为存贮器传递信息的宽度（位或字节）则BM=W/TM单位：兆字节/秒,08.06.2020,价格,存储器的价格常用每位的价格来衡量。设存储器容量为S位，总价格为C总，每位价格为CCC总/S（元/字节）C总不仅包含存储器组件本身的价格，也包括为该存储器操作服务的外围电路的价格。存储器的总价格与存储容量成正比，与存储周期成反比。可靠性：平均无故障时间，时间越长，性能越好,08.06.2020,技术指标,存取时间、存储周期、存储器带宽都反映了主存的速度指标,08.06.2020,容量、速度、价格三个指标是相互矛盾、相互制约的。高速的存储器往往价格也高，因而容量也不可能很大。通过辅助软、硬件，将不同容量、不同速度、不同价格的多种类型的存储器组织成统一的整体。即构成存储器系统的多级层次结构。三级存储器组成：Cache主存辅存,4.1.4存储器系统的层次结构,08.06.2020,存储器层次结构,辅助软硬件,辅助硬件,08.06.2020,主存辅存层次：主要解决容量问题大量的信息存放在大容量的辅助存储器中，当需要使用这些信息时，借助辅助软、硬件，自动地以页或段为单位成批调入主存中。Cache主存层次：主要解决速度问题通过辅助硬件，把主存和Cache构成统一整体，使它具有接近Cache的速度、主存的容量和接近于主存的平均价格。,08.06.2020,08.06.2020,4.2半导体随机存储器,随机存取存储器（RAM）只读存储器（ROM）,08.06.2020,随机存取存储器RAM,08.06.2020,只读存储器ROM,08.06.2020,4.2.2随机存取存储器的结构及工作原理,存储单元：电路存储一位二进制信息存储体：把大量存储单元电路按一定的形式排列起来存储阵列：存储体排列成阵列形式存储器组件：把存储体及其外围电路(包括地址译码与驱动电路、读写放大电路及时序控制电路等)集成在一块硅片上,08.06.2020,SRAM存储器的组成,存储体地址译码器驱动器I/O电路片选与读/写控制电路输出驱动电路,08.06.2020,08.06.2020,存储体,存储体是存储单元的集合在较大容量的存储器中，往往把各个字的同一位组织在一个集成片中，同一位的这些字通常排成矩阵的形式，由X选择线(行线)和Y选择线(列线)的交叉来选择所需要的单元,08.06.2020,地址译码器,地址译码器的输入信息来自CPU的地址寄存器，地址寄存器用来存放所要访问（写入或读出）的存储单元的地址地址译码器把用二进制代码表示的地址转换成输出端的高电位，用来驱动相应的读写电路，以便选择所要访问的存储单元地址译码有两种方式：,08.06.2020,驱动器,一条X方向选择线要控制挂在其上的所有存储元电路，故其所带的电容负载很大，需要在译码器输出后加驱动器，由驱动器驱动挂在各条X方向选择线上的所有存储元电路,08.06.2020,I/O电路,处于数据总线和被选用的单元之间，用以控制被选中的单元读出或写入，并具有放大信息的作用,08.06.2020,片选与读/写控制电路,每一个集成片的存储容量是有限的，需要一定数量的片子按一定方式进行连接后才能组成一个完整的存储器在地址选择时，首先要选片,只有当片选信号有效时，才能选中某一片，此片所连的地址线才有效，这样才能对这一片上的存储元进行读操作或写操作,08.06.2020,输出驱动电路,为了扩展存储器的容量，常需要将几个芯片的数据线并联使用，另外存储器的读出数据或写入数据都放在双向的数据总线上，这就用到三态缓冲器,08.06.2020,字片式结构的存储器芯片（64字8位）,08.06.2020,位片式结构的存储器芯片（4K1位）,08.06.2020,2.存储器芯片举例,Intel2114芯片:1K4位的静态MOS存储器芯片，采用NMOS工艺制作，双列直插式封装。共18个引脚。A9A0：10根地址线，用于寻址1024个存储单元I/O4I/O1：4根双向数据线CS：片选信号线WE：读/写控制线+5V：5V电源线GND：地线,08.06.2020,三态门,X0,X63,Y0,Y15,08.06.2020,组成：由存储体、地址缓冲器、地址译码器、读/写控制电路及三态输入输出缓冲器组成。存储体：有10244Bit=4096个存贮元，排成6464阵；地址译码：二维译码，每个芯片有10条地址线A3A8为行向译码A0A2，A9为列向译码每根列选择线同时选中64列中的4列，控制4个转接电路，控制被选中的4列存储电路的位线与I/O电路的接通。被选的行选择线与列选择线的交叉处的4个存储电路，就是所要访问的存储字。4个存储电路对应一个字的4位有4条数据线D0D3,08.06.2020,片选信号CSCS=1，输入与输出的三态门均关闭，不能与外部的数据总线交换信息。CS=0，芯片被选中工作，读/写控制信号WEWE=0，打开4个输入三态门，数据总线上的信息被写入被选的存储单元；WE=1，打开4个输出三态门，从被选的存储单元中读出信息并送到数据总线上。,08.06.2020,静态存贮器的读写操作,静态存贮器的读操作：外部电路驱动芯片的地址线，将需要读取的数据的二进制地址送到存贮器芯片；将WE控制信号置高电平，将CS信号置低电平；存贮器芯片驱动数据输出线，将存贮的数据输出。静态存贮器的写操作：外部电路驱动芯片的地址线，将需要写入的数据的二进制地址送到存贮器芯片；外部电路驱动数据线，将需要写入的数据送往存贮芯片；将WE控制信号和CS信号置低电平,08.06.2020,4.2.3半导体存储器的组成,由于一块存储器芯片的容量总是有限的，因此一个存储器总是由一定数量的存储器芯片构成。要组成一个主存储器，需要考虑的问题：如何选择芯片：根据存取速度、存储容量、电源电压、功耗及成本等方面的要求进行芯片的选择。所需的芯片数量：,08.06.2020,例：用2114芯片组成32K8位的存储器，所需2114芯片数为：如何把许多芯片连接起来。通常存储器芯片在单元数和位数方面都与实际存储器要求有很大差距，所以需要在字方向和位方向两个方面进行扩展。,08.06.2020,1位扩展,概念:位扩展指的是用多个存储器器件对字长进行扩充。方法:位扩展的连接方式是将多片存储器的地址、片选CS、读写控制端RW相应并联，数据端分别引出。,08.06.2020,例：用2114存储器芯片构成1K8位的存储器。,08.06.2020,例：设有32片256K1位的SRAM芯片，问：采用位扩展方法可构成多大容量的静态存储器？该存储器需要多少条地址线？多少条数据线？画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号、控制信号MREQ#和R/W#。,解：32片256K1位的SRAM芯片可构成256K32位的存储器。如果采用32位的字编址方式，则需要18条地址线，因为218=256K。因为存储容量为256K32=1024KB=220B，所以CPU访存最高地址位为A19。,08.06.2020,08.06.2020,2字扩展,字扩展：单元数（字数）扩展，而位数不变。字扩展的连接方式：将所有芯片的地址线、数据线、读/写控制线均对应地并接在一起，连接到地址、数据、控制总线的对应位上。由片选信号区分被选芯片。片选信号：通常由高位地址经译码进行控制。高位地址：存储器总地址减去芯片内部寻址的地址得到的地址。,08.06.2020,例：用16K8位的芯片构成64K8位的存储器,08.06.2020,例设有若干片256K8位的SRAM芯片，问：采用字扩展方法构成2048KB8位的存储器需要多少片SRAM芯片？该存储器需要多少条地址线？画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号、控制信号MREQ#和R/W#。解：该存储器需要2048K/256K=8片SRAM芯片；需要21条地址线，因为221=2048K，其中高3位用于芯片选择，低18位作为每个存储器芯片的地址输入。256K=218，一个芯片要有18条地址线。该存储器与CPU连接的结构图如下。,08.06.2020,08.06.2020,3字和位同时扩展,字和位同时扩展：按位扩展和字扩展的方法分别在位方向和字方向进行扩展。字和位同时扩展的连接方式：所有芯片的片内地址线、读/写控制线均对应地并接在一起，连接到地址和控制总线的对应位上。同一地址区域内，不同芯片的片选信号连在一起，接到片选译码器的同一输出端；不同地址区域内的芯片的片选信号分别接到片选译码器的不同输出端。不同地址区域内，同一位芯片的数据线对应地并接在一起，连接到数据总线的对应位上。不同位芯片的数据线分别连接到数据总线的不同位上。,08.06.2020,例1：用2114芯片组成8K8位存储器需用16片2114芯片构成8K8位存储器。16片芯片排成8行2列，每行按位扩展方法连接，每列按字扩展方法连接。存储器地址线A12A0，芯片片内地址A9A0，高三位地址A12、A11、A10用于选片寻址。存储器数据线D7D0，芯片数据线I/O3I/O0，两片芯片的数据线一同构成存储器的8位数据线。,08.06.2020,08.06.2020,08.06.2020,例:设用256K8位的SRAM芯片，构成2048K32位的存储器。需要多少片RAM芯片？该存储器需要多少地址线？多少条数据线？画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号和控制信号MREQ#、R/W#。解：采用字位扩展的方法。该存储器需要（2048K/256K）（32/8）=32片SRAM芯片，其中每4片构成一个字的存储器芯片组（位扩展），8组芯片进行字扩展。采用字寻址方式，需要21条地址线，其中高3位用于芯片选择，低18位作为每个存储器芯片的地址输入。因为存储器容量为2048K32=223KB，所以CPU访存的字地址为A22-A2。用MREQ#作为译码器芯片的输出许可信号，译码器的输出作为存储器芯片的选择信号，R/W#作为读写控制信号,08.06.2020,08.06.2020,存储模块,若干个存储芯片按一定的逻辑关系连起来，高密度地安装在对外有若干个引脚的印制电路板上或密封在对外有若干引线的陶瓷壳中。这样，存储模块作为独立的不可分割的整体存在小电路插件板形式内存条,08.06.2020,内存条类型,168针脚-SDR内存184针脚-DDR内存240针脚-DDR2内存,08.06.2020,4.2.4动态存储器的刷新方式,因为电容电荷的泄放会引起信息的丢失，因此动态MOS存储器每隔一定时间需进行一次刷新操作。刷新的间隔时间：电容电荷泄放速度决定。动态MOS元件每隔2ms必须刷新一次刷新方法：按行刷新例：16K的4116芯片，存储体排成128128阵列，需要刷新128行。每次由刷新地址计数器给出刷新的行地址，每刷新一行，刷新地址计数器加1。,08.06.2020,刷新方式：当主存需要刷新时，CPU不能访存，所以要尽可能让刷新时间少占用CPU时间。集中式刷新：在允许的最大刷新间隔(2ms)内，按照存储器芯片容量的大小集中安排刷新时间。在刷新时间内，存储器停止读/写操作，而对所有存储电路进行刷新。优点：系统的存取周期不受刷新工作的影响，读写操作和刷新工作在最大刷新周期内分开进行，控制简单。缺点：在“死区”内CPU必须停止访存操作，CPU利用率低。,CPU的“死区”：停止读/写操作的刷新时间,08.06.2020,例：16k1位芯片，存储矩阵为128128，每个存储单元电路都刷新一次需128个周期，因此在2ms内，留出128个周期专用于刷新。设存储器周期为500ns，则在2ms内有64s专用于刷新，其余1936s为读写时间。,08.06.2020,分散式刷新：加大CPU的总线周期，使其中包含一个刷新周期。即把系统周期分为两段，前段用来读/写操作，后段用于刷新操作，每次刷新一行。优点：没有“死区”，每一系统周期都可进行读/写操作。缺点：没有充分利用所允许的最大刷新间隔(2ms)，且刷新过于频繁，降低了系统的速度。,08.06.2020,以128128阵列、存取周期为500ns的存储器为例。采用分散式刷新时，系统总线周期为存取周期的两倍，即1s。这样每隔128s就将存储器全部刷新一遍。,08.06.2020,异步式刷新:每隔一段时间刷新一行。以128128阵列、存取周期为500ns为例，因为2ms内所有128行都刷新一遍，所以只要每隔2ms/12815.6s的时间刷新一行即可。取周期的整数，则15.5s刷新一次，一次刷新一行。在15.5s中前15s即30个存取周期用于读/写操作，后0.5s用于刷新。,08.06.2020,4.DRAM芯片的存取模式P152-153,标准模式页模式静态列模式半字节模式,08.06.2020,存贮器的层次结构,层次结构的形成大容量主存赶不上CPU的运算速度；主存容量赶不上程序和数据存贮的要求，大量不能存贮下的程序和数据存放在辅存之中；多道程序技术的发展，对存贮器的容量和速度提出更高的要求；存贮层次结构：由多种速度、性能、价格不同，存贮技术不同的存贮器，按层次结构组成几级（层）的存贮器，并且各级（层）存贮间通过管理软件和硬件有机地结合成统一的整体，称为存贮器体系（层次结构）。作用：为用户提供足够的存贮空间；信息可以自由调度；在单价格大致不变的情况下，解决与CPU速度不匹配问题，性能价格比较好。,08.06.2020,4.3高速缓冲存储器(Cache),Cache是介于CPU和主存之间的小容量存储器，但存取速度比主存快Cache能高速地向CPU提供指令和数据，加快程序的执行速度从功能上看，它是主存的缓冲存储器，由高速的SRAM组成为追求高速，全部功能由硬件实现，因而对程序员是透明的Cache的特点存取速度快，可达到主存的5至10倍左右，以求与CPU匹配；容量小，因价格贵，所以容量较小，一般为几百KB，存贮控制和管理由专门的硬件实现。,08.06.2020,Cache存储器工作原理,08.06.2020,Cache的基本原理,CPU与Cache之间的数据交换是以字为单位，而Cache与主存之间的数据交换是以块为单位一个块由若干字组成，是定长的当CPU读取主存中一个字时，便发出此字的内存地址到Cache和主存。此时Cache控制逻辑依据地址判断此字当前是否在Cache中：若是，此字立即传送给CPU；若非，则用主存读周期把此字从主存读出送到CPU，与此同时，把含有这个字的整个数据块从主存读出送到Cache中,08.06.2020,分配给Cache的地址存放在一个相联存储器CAM中，它是按内容寻址的存储器LRU（近期最少使用）替换一行数据送入Cache，替换原来的Cache中近期最少使用的一行数据算法由硬件实现,08.06.2020,Cache的命中率,从CPU来看，增加一个Cache的目的，就是在性能上使主存的平均读出时间尽可能接近cache的读出时间为了达到这个目的，在所有的存储器访问中由Cache满足CPU需要的部分应占很高的比例，即Cache的命中率应接近于1由于程序访问的局部性，实现这个目标是可能的,08.06.2020,命中率h：在一个程序执行期间，设Nc表示cache完成存取的总次数，Nm表示主存完成存取的总次数，则：,Cache/主存系统的平均访问时间：若tc表示命中时的cache访问时间，tm表示未命中时的主存访问时间，1-h表示未命中率，则cache/主存系统的平均访问时间ta：,访问效率e：,08.06.2020,【例5】CPU执行一段程序时，cache完成存取的次数为1900次，主存完成存取的次数为100次，已知cache存取周期为50ns，主存存取周期为250ns，求cache/主存系统的效率和平均访问时间。【解】Nc=1900，Nm=100tc=50ns，tm=250ns命中率h=Nc/(Nc+Nm)=1900/(1900+100)=0.95平均访问时间ta=htc+(1-h)tm=0.9550+(1-0.95)250=60ns效率e=tc/ta=50/60=83.3%,08.06.2020,主存与cache的地址映射（数据的一致性）,地址映射：为了把主存块放到cache中，必须应用某种方法把主存地址定位到cache中当CPU访问存储器时，它所给出的一个字的内存地址会自动变换成Cache的地址由于采用硬件，这个地址变换过程很快，软件人员丝毫感觉不到cache的存在，这种特性称为cache的透明,地址映射方式：全相映射方式直接映射方式组相联映射方式,08.06.2020,cache的数据块大小称为行，主存的数据块大小称为块行与块是等长的，每个块（行）由若干个连续的字组成字是CPU每次访问存储器时可存取的最小单位,08.06.2020,全相联映射方式,将主存的一个块直接拷贝到cache中的任意一行上优点：非常灵活缺点：比较器电路难于设计和实现应用：只适合于小容量cache采用,08.06.2020,直接映射方式,一个主存块只能拷贝到cache的一个特定行位置上去优点：硬件简单，成本低缺点：每个主存块只有一个固定的行位置可存放，容易产生冲突，使cache效率下降应用：适合大容量cache采用,08.06.2020,组相联映射方式,将cache分成u组，每组v行，组间直接映射，组内全相联映射。是前两种方式的折衷方案，适度兼顾二者的优点，尽量避免二者的缺点，被普遍采用。,08.06.2020,替换策略,cache工作原理要求它尽量保存最新数据，当一个新的主存块需要拷贝到cache，而允许存放此块的行位置都被其他主存块占满时，就要产生替换替换问题与cache的组织方式紧密相关对直接映射的cache来说，只要把此特定位置上的原主存块换出cache即可对全相联和组相联cache来说，就要从允许存放新主存块的若干特定行中选取一行换出如何选取就涉及到替换策略，又称替换算法,08.06.2020,硬件实现的常用替换算法最不经常使用(LFU)算法将一段时间内被访问次数最少的那行数据换出新调入行容易被替换出去近期最少使用(LRU)算法将近期内长久未被访问过的行换出可保护新调入行，提高命中率随机替换从特定的行位置中随机地选取一行换出在硬件上容易实现，速度快,08.06.2020,cache的写操作策略,目的：维护Cache、主存数据的一致性1.写回法：方法：写Cache时不写主存，而当Cache的数据被替换时才写回主存。优点：速度快缺点：存在数据不一致隐患，且读操作可能引发写操作2.全写法：方法：写Cache时同时写主存，此时，Cache写周期即为主存写周期，速度慢。优点：数据不会出现不一致情况缺点：对写操作没有起到高速缓存的作用。3.写一次法：上述两种方法的结合，主要用于多个Cache数据不一致的维护，具体策略可参考体系结构的相关内容。,08.06.2020,多级Cache存贮器,1.指令Cache和数据Cache：将指令Cache和数据Cache分开，而形成相对独立的Cache。2.多级Cache结构L1Cache位于处理器芯片内，容量：32KB128KBL2Cache位于芯片外，容量：512KB2MB（P5XX：1MBP7XX：2MB）两级Cache之间一般有专用总线相连。采用高速缓冲存贮器：缩短CPU访问主存的等效时间，提高速度；降低CPU对主存的要求，提高性能价格比。,08.06.2020,例：奔腾PC机的cache,奔腾PC机采用两级cache结构安装在主板上的2级cache(L2)采用2路组相联映射方式集成在CPU内的1级cache(L1)采用2路组相联映射方式L2的内容是主存的子集，L1又是L2的子集，从而使L1未命中处理时间大大缩短CPU中的L1分设成各8KB的指令cache（只读）和数据cache（随机读/写），有利于CPU高速执行程序L2级cache采用的是写回法，L1级数据cache采用的是写一次法,08.06.2020,总之L2级cache的内容是主存的子集，而L1级cache又是L2级cache的子集L2负责整个系统的cache/主存一致性，L1负责响应L2，与L2一起维护L1/L2两个cache的一致性，从而保证了L1-L2-主存三级存储系统的一致性,08.06.2020,直接地址映示意图,08.06.2020,例：设计算机的存贮器为64K16位，直接地址映像的Cache容量为1KB，每块4字，问：Cache中可装入多少块数据块？Cache中地址的标志字段、块号和块内地址分别为多少位？解：Cache容量为1KB=210Cache字地址为10位每块4字=22Cache块内地址为2位，块号有10-2=8位，Cache中可装入28=256块数据块主存的容量为64KB=216，每字16位,主存字地址有16位Cache中地址的标志字段有16-10=6位,08.06.2020,4.4存储系统的组织,问题：传统存储器速度慢，和CPU的速度不能匹配。原因：CPU和主存储器是用不同的材料制成的；计算机工作时，一个CPU周期可能需要访问几个存储器字。解决：提高计算机速度的关键之一-提高存储器速度。技术：芯片技术、结构技术采用并行操作方式-双端口存储器提高读出并行性，即在每个存储器周期中存取几个字（加长存储器的字长）-多模块交叉存储器主存储器采用更高速的技术来缩短存储器的读出时间-相联存储器,08.06.2020,4.4.1双端口存储器,双端口存储器：指同一个存储器具有两组相