第一章概述FPGA课件.ppt

1,CPLD/FPGA应用开发技术,2,课程开设背景,电子技术的发展趋势设计需求：电子系统越来越庞大生产技术的发展：电子管晶体管SSIMSILSIVLSIULSI，芯片呈现集成度提高、价格降低的趋势。85年，1千门/片90年，1万门/片95年，10万门/片2000年,100万/片电子设计技术的发展：EDA工具的出现和发展，没有EDA工具已经无法完成超大规模集成电路的设计，先进的EDA工具已成为进行电子系统设计的前提。择业结论：EDA工具已成为电子工程师必备的知识之一。,3,授课内容及考核方式,授课内容EDA技术概况可编程逻辑器件CPLD/FPGA硬件描述语言VHDL基础MAX+PLUS软件的使用数字逻辑电路的设计考核方式试卷成绩(70%)、平时成绩(10%)、实验成绩(20%)。,4,参考教材,EDA技术与CPLD/FPGA开发应用简明教程刘爱荣等清华大学出版社.2007年VHDL硬件描述语言与数字逻辑电路设计侯伯亨等西安电子科技大学出版社EDA技术及应用朱正伟等清华大学出版社可编程逻辑器件原理、开发与应用赵曙光等西安电子科技大学出版社数字系统设计与VerilogHDL王金明等电子工业出版社出版,5,第一章绪论,1.1EDA技术的含义1.2EDA技术发展历程1.3EDA技术的主要内容1.4EDA软件系统的构成1.5EDA工程设计流程1.6数字系统的设计方法,6,教学目标,了解EDA技术的含义了解EDA技术发展历程理解和掌握EDA技术的主要内容理解和掌握EDA技术的工程设计流程理解数字系统的设计方法,7,*,1.1EDA技术的含义EDA（ElectronicsDesignAutomation）是以计算机为工作平台、以硬件描述语言为设计语言、以可编程器件(CPLDFPGA)为实验载体、以ASICSOC芯片为目标器件、进行必要的元件建模和系统仿真的电子产品自动化设计过程。,8,利用EDA技术进行电子系统的设计具有以下几个特点：,用软件的方式设计硬件；用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；设计过程中可用有关软件进行各种仿真；系统可现场编程，在线升级；整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。,9,1.2EDA技术的发展过程：计算机辅助设计(CAD)阶段：70年代，手工操作用计算机进行IC版图设计，PCB的布局布线。计算机辅助工程(CAE)阶段：80年代，将原理图输入、逻辑仿真、自动布局布线、PCB后分析集成在一个软件中，通过这些软件完成产品开发的设计、分析、生产、测试等各项工作。电子系统设计自动化(EDA)阶段：以硬件描述语言、系统级仿真、逻辑综合技为特征；提高了系统设计的效率，缩短产品研制周期；努力消除各种软件界面的差别；扩展操作平台。,10,EDA与CAD:设计工具从CAD技术发展到EDA技术，其辅助职能并未发生本质变化，EDA刻画了CAD技术的最高理想境界。EDA工具完成的主要工作（广义EDA）PCB设计：Protel软件电子电路设计：EWB(MULTISIM)软件IC设计：AlteraMAX+PLUS软件,11,1.3EDA重点学习内容：,一、大规模可编程逻辑器件：利用EDA技术进行电子系统设计的载体二、硬件描述语言：利用EDA技术进行电子统设计的主要表达手段三、软件开发工具：利用EDA技术进行电子统设计的智能化的自动设计工具,四、实验开发系统：利用EDA技术进行电子系统设计的下载工具及硬件验证工具。,12,1.3.1大规模可编程逻辑器件定义：可由用户进行编程实现所需逻辑功能的数字集成电路，利用PLD内部的逻辑可以实现任何布尔表达式和寄存器函数。PAL/GAL：简单、低密度的可编阵列逻辑/通用阵列逻辑FPGA/CPLD：现场可编程门阵列/复杂的可编程逻辑器件,13,结构：FPGA在结构上主要分为三个部分:即可编程逻辑单元，可编程输入/输出单元和可编程连线三个部分。CPLD在结构上主要包括三个部分：即可编程逻辑宏单元，可编程输入/输出单元和可编程内部连线。优点：高集成度、高速度、高可靠性,14,1.3.2.硬件描述语言(HDL),常用的硬件描述语言有VHDL、Verilog、ABEL。VHDL：作为IEEE的工业标准硬件描述语言，在电子工程领域，已成为事实上的通用硬件描述语言。Verilog：支持的EDA工具较多，适用于RTL级和门电路级的描述，其综合过程较VHDL稍简单，但其在高级描述方面不如VHDL。ABEL：,15,VHDL（Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage）VHDL初衷：复杂电子器件的开发、交流、归档，超高速器件和电子系统的研制，但逐渐发展出设计模拟、设计综合、设计验证等功能。发展过程：1985年，美国国防部推出VHDL1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言，IEEE1987版本。1993年IEEE对VHDL进行了修订，公布了新版本的VHDL，即IEEE1993版本。1995年，Vital被确定为IEEE-1076.4标准。（是一种时延参数格式标准，用于建立库参数模型）1996年，标准数据运算包IEEE-1076.2被确定为标准。,16,用VHDL设计电路的优点：,系统硬件描述能力强。VHDL语言具有多层次描述系统硬件功能的能力，可以从系统的数学模型直到门级电路。另外，高层次的行为描述可以与低层次的RTL描述和结构描述混合使用。,设计技术齐全、方法灵活、支持广泛。支持top_down设计方法；支持基于库的设计方法（例如：lpm库）；EDA工具普遍支持。例如：MAX+PLUSFUNDATIONVIEWLOGICMULTISIM等软件。,可以与工艺无关编程。采用VHDL语言设计系统时，没有嵌入与工艺有关的信息，这样，在工艺更新时，就无需修改原设计程序，只要改变相应的设计工具就行了。VHDL语言标准、规范，易于共享和复用。,17,硬件描述语言VerilogVerilog相对VHDL是一种较低级的描述语言，最适于描述门级电路，易于控制电路资源，易于综合。VHDL入门较难，但设计效率高于语言Verilog，只是其对门电路的控制较差，它设计出电路性能直接受综合器的影响。市场占有量相差不多，在设计中也可混合使用。另一种标准的HDL语言。,18,1.3.3软件开发工具,目前比较流行的、主流厂家的EDA的软件工具有：Altera的MAX+plusII、QuartusII；Lattice的ispEXPERT；Xilinx的FoundationSeriesMAX+plusII：支持原理图、VHDL和Verilog语言文本文件，以及以波形与EDIF等格式的文件作为设计输入，并支持这些文件的任意混合设计。它具有门级仿真器，可以进行功能仿真和时序仿真，能够产生精确的仿真结果。誉为“业界最易学易用的EDA的软件”。,19,1.3.4实验开发系统,提供芯片下载电路及EDA实验/开发的外围资源(类似于用于单片机开发的仿真器)，供硬件验证用。一般包括：实验或开发所需的各类基本信号发生模块，包括时钟、脉冲、高低电平等；FPGA/CPLD输出信息显示模块，包括数码显示、发光管显示、声响指示等；监控程序模块，提供“电路重构软配置”；目标芯片适配座以及上面的FPGA/CPLD目标芯片和编程下载电路,20,1.3.5EDA技术的学习方法,抓住一个重点：VHDL的编程；掌握两个工具：FPGA/CPLD开发软件和EDA实验开发系统的使用；运用三种手段：案例分析、应用设计、上机实践；采用四个结合：边学边用相结合，边用边学相结合，理论与实践相结合，课内与课外相结合。,21,1.4EDA软件系统的构成,EDA技术研究的对象是电子设计的全过程，有系统级、电路级和物理级3个层次的设计。其涉及的电子系统从低频、高频到微波，从线性到非线性，从模拟到数字，从通用集成电路到专用集成电路构造的电子系统，因此EDA技术研究的范畴相当广泛。从专用集成电路ASIC开发与应用角度看，EDA软件系统应当包含以下子模块：设计输入子模块、设计数据库子模块、分析验证子模块、综合仿真子模块、布局布线子模块等,22,1.5EDA的工程设计流程,第一，“源程序的编辑和编译”用一定的逻辑表达手段将设计表达出来;原理图输入方式：利用EDA工具提供的图形编辑器以原理图的方式进行输入。状态图输入方式：以图形的方式表示状态图进行输入。VHDL软件程序的文本方式：最一般化、最具普遍性的输入方法。,23,第二,“逻辑综合”将用一定的逻辑表达手段将表达出来的设计经过一系列的操作，分解成一系列的逻辑电路及对应的关系（电路分解）；第三，目标器件的“布线/适配”-在选用的目标器件中建立这些基本逻辑电路的对应关系（逻辑实现）；第四，“仿真”-模拟有关设计结果与设计构想是否相符。第五，目标器件的编程下载-将前面的软件设计经过编程变成具体的设计系统（物理实现）；第六，要进行硬件仿真/硬件测试-验证所设计的系统是否符合要求。,24,编译器：检查语法错误。仿真器：功能仿真、时序仿真、定时分析综合器：转化成网表文件。适配器：转换成熔丝文件编程器：将文件下载至目标芯片中。,25,例如：MAX+PLUS主菜单,应用原理图输入的EDA过程：设计步骤与传统的设计方法类似，只是在进行物理实现之前可进行仿真等工作。例如：二选一选择器的设计,26,（2）利用图形编辑器将原理图输入。,（1）通过真值表、卡诺图化简得出逻辑表达式。,q=sel*d1+/sel*d0,（3）仿真（例如：进行时序仿真），其他与VHDL的EDA过程相似。,27,原理图输入法的特点：容易掌握，直观、方便，所画的电原理图与传统的器件连接方式一样，容易被人接受。对电路的速度可直接把握。随着设计功能增大，设计的可读性逐渐下降。一旦完成，电路结构的修改将十分困难，不易于升级维护。因为不存在标准化的图形编辑器，所以移植困难、交流困难、设计交付困难。,结论：原理图输入法已逐渐被VHDL语言输入法所取代。考虑电路工作速度等原因，有时采用原理图与VHDL混合输入的方法。大规模/超大规模集成电路的设计主要采用可编程逻辑器件FPGA/CPLD和VHDL。,28,1、自下至上的设计方法：它是传统的系统硬件设计方法，基本步骤为第一步、选择逻辑元器件。第二步、进行电路设计。第三步、进行连线。,有时，前两步是交叉进行的,例如：用传统设计方法设计一个二选一选择器的设计,第一步、电路设计（1）根据逻辑功能列真值表,1.6数字系统的设计方法,29,q=sel*d1+/sel*d0,（2）根据真值表，画卡诺图，化简得到电路的逻辑表达式,（3）画电路原理图,30,第二步、选择反相器74LS04、与门74LS08、或非门74LS02实现电路。,第三步、进行连线,31,自下而上设计方法的缺点：仿真、调试通常只能在后期完成系统硬件设计时才能进行（逻辑分析仪、示波器等），所以设计的系统越庞大，冒的风险越大。设计完成后，所形成的硬件设计文件主要是电路原理图，这样对维护、升级系统造成一定的困难。例如：二选一选择器改为四选一选择器。需要从第一步开始重新进行，以上设计的二选一选择电路没有任何借鉴价值。,32,2、自顶向下(TOPDOWN)的设计方法:,指将数字系统的整体逐步分解为各个子系统和模块，若子系统规模较大，则还需将子系统进一步分解为更小的子系统和模块，层层分解，直至整个系统中各子系统关系合理，并便于逻辑电路级的设计和实现为止。采用该方法设计时，高层设计进行功能和接口描述，说明模块的功能和接口，模块功能的更详细的描述在下一设计层次说明，最底层的设计才涉及具体的寄存器和逻辑门电路等实现方式的描述。,33,自顶向下(TOPDOWN)的设计方法:,*,34,例如：crc校验码生成系统的设计,35,libraryieee;useieee.std_logic_1164.all;entitycrc_topisport();endcrc_top;architecturebehaofcrc_topiscomponentcrcshiftport();endcomponent;componentcrctableport();endcomponent;signaltemp_index:std_logic_vector(7downto0);signaltemp_table:std_logic_vector(15downto0);beginc1:crcshiftportmap();c2:crctableportmap();endbeha;,36,libraryieee;useieee.std_logic_1164.all;entitycrcshiftisport(clear,clk,sload:instd_logic;data:instd_logic_vector(7downto0);init,table:instd_logic_vector(15downto0);index:outstd_logic_vector(7downto0);crcout:outstd_logic_vector(15downto0);endcrcshift;architec