第6章 时序逻辑电路的分析和设计.ppt

第六章时序逻辑电路的分析和设计,6.1时序逻辑电路的基本概念一、时序逻辑电路的结构及特点时序逻辑电路任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关。,时序电路的特点：（1）含有具有记忆元件（最常用的是触发器）。（2）具有反馈通道。,其中X为外部输入，Z为外部输出；Q为内部输入，D为内部输出。它们之间的逻辑关系一般表示为：Z=F1（X，Qn）(6-1)D=F2（X，Qn）(6-2)Qn1F3（D，Qn)(6-3)6-1式称为输出方程，6-2式称为驱动方程或激励方程。6-3式称为时序逻辑电路的状态方程。,时序电路的组合逻辑部分用来产生电路的输出和激励，存储器件部分用来记忆电路过去的输入情况。,二、时序逻辑电路的分类,时序电路按其工作方式又可分为同步时序电路和异步时序电路两大类，其结构如图(a)和(b)所示。,(a)同步时序电路的结构框图(b)异步时序电路的结构框图,由于时序电路与组合逻辑电路在结构和性能上不同，因此在研究方法上两者也有所区别，组合逻辑电路的分析和设计所用到的工具主要是真值表，而时序电路的分析和设计所用到的工具主要是状态表和状态图。,三、时序逻辑电路功能的描述方法,逻辑方程式状态表状态图时序图,1.逻辑方程式,有了时序电路的输出方程、驱动方程和状态方程，时序电路的功能就被唯一确定了，所以逻辑方程可以描述时序电路的逻辑功能。,2.状态表,状态图反映时序逻辑电路状态转换规律及相应输入、输出取值关系的图形叫状态图,0/0,0/1,X/Z,00,01,1/1,1/0,4.时序图,6.2时序逻辑电路的一般分析方法,与组合逻辑电路的分析与设计相类似，时序逻辑电路的分析就是对一个已知的时序逻辑电路，讨论在一系列输入信号作用下，电路的输出状态变化，再进一步说明该时序逻辑电路的功能。,一、分析时序逻辑电路的一般步骤1由逻辑图写出下列各逻辑方程式：（1）各触发器的时钟方程。（2）时序电路的输出方程。（3）各触发器的驱动方程。,2将驱动方程代入相应触发器的特性方程，求得时序逻辑电路的状态方程。3根据状态方程和输出方程，列出该时序电路的状态表，画出状态图或时序图。4根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功能。,二、同步时序逻辑电路的分析举例,同步时序逻辑电路分析的关键是要确定电路随时间推移，在输入信号（或时钟信号）作用下，电路的状态和输出的变化规律，以确定该电路的逻辑功能。而这种变化规律通常表现在状态表、状态图或时序图中，因此，分析一个给定的同步时序电路，其本质是要求该电路的状态表、状态图或时序图。,例6.2.1试分析如图所示电路的逻辑功能，并画出状态图和时序图。,解：该电路的时钟脉冲CP加在每一个触发器的时钟脉冲输入端上，因此它是一个同步时序电路。时钟方程可以不写。,1写出输出方程和驱动方程的表达式由逻辑电路可知,2写出JK触发器的特性方程，然后将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程：,3作状态表和状态图例6.2.1状态表,现态,次态,输出,由状态表可作出其状态图如图所示。,4.画时序波形图设电路的初始状态，则可得下图所示的时序图。,5电路逻辑功能描述由状态图可以看出，该电路在输入第六个计数脉冲CP后，返回原来的状态，同时输出端Z输出一个进位脉冲，因此该电路为同步六进制计数器。,6检查电路能否自启动该电路应有23=8个工作状态，由状态图可知，它只有6个有效状态被利用，还有110与111这两个没有被利用的无效状态。将110代入状态方程中，可得，再将111代入状态方程中，可得，而010为有效状态，即电路由于某原因进入无效工作状态时，只要继续输入计数脉冲CP，电路能自动返回到有效工作状态，因此该电路能自启动。,例6.2.2：试分析如图所示的时序逻辑电路。,解：该电路为同步时序逻辑电路，时钟方程可以不写。（1）写出输出方程：,（2）写出驱动方程：,（3）写出JK触发器的特性方程，然后将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程：,输出方程简化为：,由此作出状态表及状态图。,（4）作状态转换表及状态图当X=0时：触发器的次态方程简化为：,当X=1时：触发器的次态方程简化为：,输出方程简化为：,由此作出状态表及状态图。,将X=0与X=1的状态图合并，起来得完整的状态图。,根据状态表或状态图，可画出在CP脉冲作用下电路的时序图。,（5）画时序波形图。,（6）逻辑功能分析：,当X=1时，按照减1规律从10010010循环变化，并每当转换为00状态（最小数）时，输出Z=1。,该电路一共有3个状态00、01、10。,当X=0时，按照加1规律从00011000循环变化，并每当转换为10状态（最大数）时，输出Z=1。,所以该电路是一个可控的3进制计数器。,三、异步时序逻辑电路的分析举例,异步时序逻辑电路的分析和同步时序逻辑电路的分析方法相似，但要注意电路中各触发器输入端（包括时钟控制端）脉冲到达的条件。,CP1=Q0（当FF0的Q0由01时，Q1才可能改变状态。）,例6.2.3：试分析下图所示的时序逻辑电路,该电路为异步时序逻辑电路。具体分析如下：,（1）写出各逻辑方程式。,时钟方程：,CP0=CP（时钟脉冲源的上升沿触发。）,输出方程：,各触发器的驱动方程：,（2）将各驱动方程代入D触发器的特性方程，得各触发器的次态方程：,（CP由01时此式有效）,（Q0由01时此式有效）,（3）作状态转换表。,（4）作状态转换图、时序图。,（5）逻辑功能分析由状态图可知：该电路一共有4个状态00、01、10、11，在时钟脉冲作用下，按照减1规律循环变化，所以是一个4进制减法计数器，Z是借位信号。,CP1=Q0（当FF0的Q0由10时，Q1才可能改变状态。）,例6.2.4：试分析下图所示的时序逻辑电路,该电路为异步时序逻辑电路。具体分析如下：,（1）写出各逻辑方程式。,时钟方程：,CP0=CP（时钟脉冲源的下升沿触发。）,输出方程：,各触发器的驱动方程：,（2）将各驱动方程代入D触发器的特性方程，得各触发器的次态方程：,（CP由10时此式有效）,（Q0由10时此式有效）,（3）作状态转换表。,（4）作状态转换图、时序图。,（5）逻辑功能分析由状态图可知：该电路一共有4个状态00、01、10、11，在时钟脉冲作用下，按照加1规律循环变化，所以是一个4进制加法计数器，Z是进位信号。,6.3同步时序逻辑电路的设计方法,同步时序逻辑电路设计的关键是根据给定的要求确定状态转换规律、求出各存储电路的次态方程，设计出最佳的逻辑电路。,一、同步时序逻辑电路的设计方法,1同步时序逻辑电路的设计步骤,（3）状态分配，又称状态编码。即把一组适当的二进制代码分配给简化状态图（表）中各个状态。,（1）根据设计要求，设定状态，导出对应状态图或状态表。,（2）状态化简。消去多余的状态，得简化状态图（表）。,（4）选择触发器的类型。,（5）根据编码状态表，画出次态卡诺图以及各触发器的次态卡诺图，导出待设计电路的输出方程和驱动方程。,（6）根据输出方程和驱动方程画出逻辑图。,（7）检查电路能否自启动。,状态化简：状态化简是建立在状态等价的基础上的。所谓等价：指在原始状态图中，如果有两个或两个以上的状态，在输入相同的条件下，不仅有相同的输出，而且向同一个次态转换。凡是等价状态都可以合并。,如下图中S2和S3，当X0时，输出Z都是0，且都向S0转换；当X1时，输出Z都是1，次态也都是S3，所以S2和S3是等价状态，可以合并为S2，取消S3。,2同步计数器的设计举例,例6.3.1设计一个同步5进制加法计数器,（2）状态分配，列状态转换编码表。,(1）根据设计要求，设定状态，画出状态转换图。该状态图不须化简。,（3）选择触发器。选用JK触发器。,（4）求各触发器的驱动方程和进位输出方程。画出电路的次态卡诺图。,根据次态卡诺图可得各触发器的次态卡诺图和次态方程：,再画出输出卡诺图,可得电路的输出方程：,（5）将各触发器次态方程归纳如下：,对照JK触发器的特性方程,可得各触发器的驱动方程：,（6）画逻辑图。,利用逻辑分析的方法画出电路完整的状态图。,（7）检查能否自启动,可见，如果电路进入无效状态101、110、111时，在CP脉冲作用下，分别进入有效状态010、010、000。所以电路能够自启动。,3一般时序逻辑电路的设计举例,典型的时序逻辑电路具有外部输入变量X，所以设计过程要复杂一些。,S0初始状态或没有收到1时的状态；,例6.3.2设计一个串行数据检测器。该检测器有一个输入端X，它的功能是对输入信号进行检测。当连续输入三个1（以及三个以上1）时，该电路输出Y=1，否则输出Y=0。,解：（1）根据设计要求，设定状态:：,S2连续收到两个1后的状态；,S1收到一个1后的状态；,S3连续收到三个1（以及三个以上1）后的状态。,（3）状态化简。观察上图可知，S2和S3是等价状态，所以将S2和S3合并，并用S2表示，得简化状态图:,（2）根据题意可画出原始状态图：,（4）状态分配。该电路有3个状态，可以用2位二进制代码组合（00、01、10、11）中的三个代码表示。本例取S0=00、S1=01、S2=11。,（5）选择触发器。本例选用2个D触发器。,（6）求出状态方程、驱动方程和输出方程。,列出D触发器的驱动表、画出电路的次态和输出卡诺图。,由输出卡诺图可得电路的输出方程：,根据次态卡诺图和D触发器的驱动表可得各触发器的驱动卡诺图：,由各驱动卡诺图可得电路的驱动方程：,（7）画逻辑图。根据驱动方程和输出方程，画出逻辑图。,（8）检查能否自启动。,二、异步时序逻辑电路的设计方法,异步时序电路的设计比同步电路多一步，即求各触发器的时钟方程。,（1）根据设计要求，设定7个状态S0S6。进行状态编码后，列出状态转换表。,例6.5.3设计一个异步7进制加法计数器.,（2）选择触发器。本例选用下降沿触发的JK触发器。,（3）求各触发器的时钟方程，即为各触发器选择时钟信号。,为触发器选择时钟信号的原则是：触发器状态需要翻转时，必须要有时钟信号的翻转沿送到。,触发器状态不需翻转时，“多余的”时钟信号越少越好。,结合7进制计数器的时序图，并根据上述原则，选：,（4）求各触发器的驱动方程和进位输出方程。,画出电路的次态卡诺图和JK触发器的驱动表：,根据次态卡诺图和JK触发器的驱动表可得三个触发器各自的驱动卡诺图：,再画出输出卡诺图，得电路的输出方程：,（5）画逻辑图。,将各驱动方程与输出方程归纳如下：,用逻辑分析的方法画出电路完整的状态图：,（6）检查能否自启动。,可见，如果电路进入无效状态111时，在CP脉冲作用下可进入有效状