第4章 主存储器.ppt

1,第四章主存储器,2,4.1存储系统的结构层次,存储器：存放计算机程序和数据的设备存储系统：包括存储器以及管理存储器的软硬件和相应的设备,3,要求：计算机系统对存储器的要求是容量大、速度快、成本低，但这三者在同一个存储器中不可兼得。解决：采用分级存储器结构，通常将存储器分为CPU寄存器、高速缓冲存储器、主存储器和外存存储器四级。,4,存储系统的结构层次寄存器位于CPU中主存由半导体存储器(ROM/RAM)构成辅存指磁盘、磁带、磁鼓、光盘等大容量存储器，采用磁、光原理工作高速缓存(CACHE)由静态RAM芯片构成,CPU（寄存器）,CACHE（高速缓存）,主存（内存）,辅存（外存）,5,1、主存和高速缓存之间的关系,Cache引入:目的：为解决cpu和主存之间的速度差距,提高整机的运算速度。Cache：高速电子器件组成的容量不大,但速度很高的存储器，简称高速缓存器。Cache特点存取速度快，容量小，存储控制和管理由硬件实现程序访问的局部性，用Cache能解决CPU与主存速度问题在较短时间内由程序产生的地址往往集中在存储器逻辑地址空间的很小范围内。（指令分布的连续性和循环程序及子程序的多次执行）数据分布不如指令明显，但对数组的访问及工作单元的选择可使存储地址相对集中。,6,2、主存与辅存之间的关系,主存:(半导体)优:速度快缺:容量受限,单位成本高,断电丢失信息辅存:(光盘,磁盘)优:容量大,信息长久保存,单位成本低.缺:存取速度慢CPU正在运行的程序和数据存放在主存暂时不用的程序和数据存放在辅存辅存只与主存进行数据交换,7,4.2存储器分类和特点,按存储介质分磁心存储器（早期）、半导体存储器、磁表面存储器、光存储器按读写性质分随机读写存储器（RAM）：存储的内容断电则消失，故也称为易失性存储器静态随机存储器（SRAM）；动态随机存储器（DRAM）只读存储器（ROM）：存储的内容断电不消失，故称为非易失性存储器掩膜型ROM，EPROM，EEPROM按在计算机中的层次作用分主存储器、辅助存储器、高速缓冲存储器、控制存储器（微控制器内）,8,按存储介质分类,（按读写功能分类),（按器件原理分类）,(按存储原理分类),9,4.3存储器的主要技术指标,存储容量S：存放信息的总数，通常以字节(Byte)为单位B、KB、MB、GB、TB。存取时间:存储器从收到地址信号开始,到读出或存入数据为止所需的时间。存储周期：CPU连续两次访问存储器所需要的最短时间间隔。T存储=T存取+T恢复价格：通常以每位价格P=C/S来衡量(C总价格,S总容量)。其他可靠性、存储密度、信息存储的长期性、功耗(分操作功耗和维持功耗)、物理尺寸(集成度),10,READY,地址寄存器,地址译码,存储矩阵(存储体),控制电路,AB,数据缓冲器,读写电路,DB,存储体地址译码数据缓冲控制电路,AR,DR,READY读/写操作完成,CSRDWRDB010写入数据001读出的数据1XX高阻,4.4主存储器的基本操作和组成,11,4.5半导体存储器,4.5.1常用半导体存储器RAM和ROMRAM组成结构器件分双极型和MOS型双极型:速度快,集成度低,功耗大,成本高.MOS型:速度低.集成度高,功耗低,工艺简单分类：DRAM,EDORAM,SIMM,SDRAM,SGRAMROM:掩膜ROM,PROM,EPROM,EEPROM,12,4.5.2存储器的基本结构.,1.存储矩阵.,存储矩阵：一个基本存储器单元电路只能存放一位二进制信息,为保存大量信息,存储器中需要将许多基本单元电路按一定的顺序排列成阵列形式。排列方式:字结构和位结构.字结构:同一芯片存放一个字的多位。位结构:同一芯片存放多个字的同一位.1024b=10241位=1288位=128B,13,字结构优点:选中某个单元,其包含的各位信息可从同一芯片读出。缺点:芯片外引线较多,成本高.适合容量小的静态RAM.位结构优点:芯片的外引线少。适合动态RAM和大容量静态RAM缺点:需要多个芯片组和工作.,1022,1023,0,位结构,1,2,14,2.地址译码器,功能:接收AB传来的地址信号,产生地址译码信号,选中存储矩阵中的某个或几个基本存储单元.分类:单译码,双译码单译码方式适合小容量的存储器例如：地址线6根对应64个状态，需要64根译码线双译码方式适合大容量存储器(也称为矩阵译码器）分X、Y两个方向的译码例如：地址线6根X、Y方向各3根，88=64个状态，16根译码线,15,译码器,A5A4A3A2A1A0,63,0,1,存储单元,64个单元,行译码,A2A1A0,7,1,0,列译码,A3A4A5,0,1,7,64个单元,单译码结构地址译码器,双译码结构地址译码器,16,4.存储器控制电路,功能:通过存储器控制信号的引线端,接收来自CPU或外部电路的控制信号,经过组合变换后,对存储矩阵,地址译码器和三态双向缓冲器进行控制.基本引脚CS,R/W,17,4.5.3半导体随机存储器,静态随机存储器SRAM动态随机存储器DRAM,18,1、静态RAM的六管基本存储单元,集成度低，但速度快，价格高，常用做Cache。,T1和T2组成一个双稳态触发器，用于保存数据。T3和T4为负载管。如A点为数据D，则B点为数据/D。,T1,T2,A,B,T3,T4,+5V,行选择线有效（高电平）时，A、B处的数据信息通过门控管T5和T6送至C、D点。,行选择线,列选择线,列选择线有效（高电平）时，C、D处的数据信息通过门控管T7和T8送至芯片的数据引脚I/O。,19,存储器的读周期,tRC,读取时间：是指从地址有效到数据稳定到外部数据总线上的时间。读取周期tRC=读取时间tA+恢复时间。tco片选稳定时间；tcx输出延迟时间,20,tWC,twc写周期=地址建立taw+写脉冲宽度tw+写操作恢复。tDw数据有效时间,存储器的写周期,21,2、动态RAM的单管基本存储单元,集成度高，但速度较慢，价格低，一般用作主存。,电容上存有电荷时，表示存储数据A为逻辑1；行选择线有效时，数据通过T1送至B处；列选择线有效时，数据通过T2送至芯片的数据引脚I/O；为防止存储电容C放电导致数据丢失，必须定时进行刷新；动态刷新时行选择线有效，而列选择线无效。（刷新是逐行进行的。）,刷新放大器,22,通常有两种刷新方式。（l）集中刷新集中式刷新指在一个刷新周期内，利用一段固定的时间依次对存储器的所有行逐一再生，在此期间停止对存储器的读和写。例如，一个存储器有1024行系统工作周期为200us。RAM刷新周期为2ms。这样，在每个刷新周期内共有10000个工作周期，其中用于再生的为IO24个工作周期，用于读和写的为8976个工作周期。即(2ms/200us)-1024=8976。集中刷新的缺点是在刷新期间不能访问存储器，有时会影响计算机系统的正确工作。（2）分布式刷新采取在2mS时间内分散地将1024行刷新一遍的方法，具体做法是将刷新周期除以行数，得到两次刷新操作之间的时间间隔t,利用逻辑电路每隔时间t产生一次刷新请求。动态MOS存储器的刷新需要有硬件电路的支持包括刷新计数器、刷新访存裁决，刷新控制逻辑等。这些线路可以集中在RAM存储控制器芯片中。,23,3.静态存储器SRAM常用的有：6116（2K8）、6264（8K8）、62256（32K8）6264SRAM引脚图6264SRAM的读写控制,24,6264SRAM与CPU的连接,8086CPUWRRD,6264WEOE,25,4.动态存储器DRAM2164A引脚图地址线A0A78条地址线采用分时复用的方法获得存储单元寻址所需的16条地址线的高8位和低8位地址线。数据线数据存DIN和数据取DOUT,26,控制线WE、CAS、RASWE为读写数据允许，低电平输入时写有效；高电平输入时读有效；CAS为行地址选通，低电平输入有效；RAS为列地址选通，低电平输入有效。电源线Vcc、Vss2164ADRAM芯片的供电电压为5V,27,2164ADRAM的读写时序,28,DRAM控制器完成两个功能：地址复用、刷新,29,DRAM的研制与发展,近年来，开展了基于DRAM结构的研究与发展工作，现简单介绍目前使用的类型于下；1.EDODRAM扩充数据输出（extendeddataout简称EDO），它在完成当前内存周期前即可开始下一内存周期的操作,因此能提高数据带宽或传输率。2.同步DRAM（SDRAM）具有新结构和新接口的SDRAM已被广泛应用于计算机系统中、它的读写周期（10n15us）比EDODRAM（20ns30us）快，取代了EDODRAM。典型的DRAM是异步工作的，处理器送地址和控制信号到存储器后，等待存储器进行内部操作（选择行线和列线读出信号放大并送输出缓冲器等），因而影响了系统性能。而SDRAM与处理器之间的数据传送是同步的，在系统时钟控制下，处理器送地址和控制命令到SDRAM后，在经过一定数量（其值是已知的）的时钟周期后，SDRAM完成读或写的内部操作、在此期间，处理器可以去进行其他工作，而不必等待之。SDRAM采用成组传送方式（即一次传送一组数据），对顺序传送大量数据（如字处理和多媒体等）特别有效.,30,3.RambusDRAM(RDRAM)该芯片采取垂直封装，所有引出针都从一边引出，使得存储器的装配非常紧凑。它与CPU之间传送数据是通过专用的RDRAM总线进行的，而且不用通常的RAS,CAS,WE和CE信号。该芯片采取异步成组数据传输协议，在开始传送时需要较大存取时间（例如48ns），以后可达到500MbS的传输率、能达到这样的高速度是因为精确地规定了总线的阻抗、时钟和信号。RDRAM从高速总线上得到访存请求，包括地址、操作类型和传送的字节数。Rambus得到Intel公司的支持，其高档的Pentlu3处理器采用了RambusDRAM结构。4.集成随机存储器（IRAM）将整个DRAM系统集成在一个芯片内，包括存储单元阵列、刷新逻辑、裁决逻辑、地址分时、控制逻辑及时序等、片内还附加有测试电路。5.ASICRAM根据用户需求而设计的专用存储器芯片，它以RAM为中心，并结合其他逻辑功能电路。例如，视频存储器（videomemory）是显示专用存储器，它接收外界送来的图像信息然后向显示系统提供高速串行信息。,31,4.6、只读存储器ROM掩模型ROM可编程型PROM光擦除型EPROM电擦除型EEPROM,1.掩模型ROM固定掩膜ROM的基本存储单元用单管构成，集成度较高。由生产芯片的厂家固化信息。在最后一道工序用掩膜工艺写入信息，用户只可读。用户不能修改其内容。2.可编程型PROM用双极型三极管构成基本存储单元。用户可进行一次编程。存储单元电路由熔丝相连，当加入写脉冲，某些存储单元熔丝熔断，信息永久写入，不可再次改写。,32,半导体只读存储器（ROM非易失性）的结构,33,一次性可编程存储器PROM的结构,EPROM,34,3.EPROM光擦除型1）EPROM的基本存储单元由一个管子组成，内部增加了一个浮置栅。EPROM的编程次数基本不受限制（型号为27*）。2）当编程（写入）时，控制栅接12V编程电压Vpp，源极接地，漏极上加5V、漏源极间的电场作用使电子穿越沟道，在控制栅的高压吸引下这些自由电子越过氧化层进入浮置栅。当浮置栅极获得足够多的自由电子后，漏源极间便形成接通状态，信息存储在周围都被氧化层绝缘的浮置栅L，即使掉电，信息仍保存。,3）擦除是靠紫外线照射，使浮置栅上电荷泄漏而实现整体擦除。4）当EPROM中的内容需要改写时，先将其全部内容擦除，然后再编程。不能修改单字节。可靠、不方便。,35,27系列EPROM芯片管脚排列,A0A15为地址线O0O7为数据线,VPP是编程电压输入端，编程时一般接12.5V左右的编程电压。正常读出时，VPP接工作电源,是输出允许,通常连接内存读信号,为片选信号和编程脉冲输入端的复用管脚，在读出操作时是片选信号，在编程时是编程脉冲输入端。编程时，应在该管脚上加一个50ms左右的TTL负脉冲,36,UV-EPROM操作真值表,37,4.电擦除型EEPROM既可全片擦除也可字节擦除，可在线擦除信息，又能失电保存信息，具备RAM、ROM的优点。但写入周期要几毫秒，比SRAM长得多。重复改写的次数有限制（因氧化层被磨损），一般为10万次。型号为28*。,38,28F256芯片引脚功能:,A0A16：地址输入线，片内有地址锁存器，在写入周期时，地址被锁存DQ0DQ7：数据输入/输出线,：片选，低电平有效,：输出允许输入线，低电平有效,VCC：工作电源VPP：擦除/编程电源，当其为高压12.0V时，才能向指令寄存器中写入数据。当VPPVCC2V时，存储单元的内容不变,：写允许输入线，低电平有效,39,28F256功能表:,VID可以是地电位，通过一个电阻直接接地，或者使V。VPPL是满足芯片编程要求的编程电压，11.4V12.6V。VPPH是标识码读出的激活电压，要求11.5V13.0V,40,原理上：FLASH属于ROM型，但可随时改写信息功能上：FLASH相当于RAM特点：可按字节、区块（Sector）或页面（Page）进行擦除和编程操作快速页面写入：先将页数据写入页缓存，再在内部逻辑的控制下，将整页数据写入相应页面由内部逻辑控制写入操作，提供编程结束状态具有在线系统编程能力具有软件和硬件保护能力内部设有命令寄存器和状态寄存器内部可以自行产生编程电压（VPP），所以只用VCC供电,5。FLASH存储器：,41,4.8主存储器的组成与控制,主存储器:计算机中存放当前正在执行的程序和其使用数据的存储器.存储器的地址:对存储单元进行顺序编号.地址空间:地址长度所限定能访问的存储单元数目.,42,I/O,I/O,4.8.1存储器容量的扩展,位扩展,4M1I/O,I/O,数据线8条,D7。D0,地址线22条,A21A0,CS,R/W,43,字扩展,CS1M8R/WD7D0,CS1M8R/WD7D0,R/W,A20,A19A0,A19A0,A19A0,44,字位扩展,如果一个存储容量为M字N位所用芯片规格为L字K位那么这个存储器共用M/LN/K个芯片例如：要组成16M8位的存储器系统，目前有芯片规格为4M1位若干片需用32片若有芯片规格为1M8位则需用16片,CSI/OA0A21R/W,45,8片,A23A22,16M*8位D7,D0,46,例如：使用Intel2114芯片（1K*4bit）扩展为4K*8bit存储器,47,49多体交叉存储器计算机中大容量的主存，可由多个存储体组成，每个体都具有自己的读写线路、地址寄存器和数据寄存器，称为存储模块。这种多模块存储器可以实现重叠与交叉存取，如果在M个模块上交叉编址（M2”），则称为模M交叉编址。通常采用的编址方式如图422（a）所示。设存储器包括M个模块，每个模块的容量为L，各存储模块进行低位交叉编址，连续的地址分布在相邻的模块中。第i个模块Mi的地址编号应按下式给出:Mj+4其中,j=0，1,2,.,L-1i=0,1,2,.,M-1表4.2列出了模四交叉各模块的编址序