时序约束演示幻灯片

1、时间序列制约和时间序列分析，制约的分类时间序列制约和时间序列分析基础时间序列制约的路径Quartus工具执行时间序列分析设定时间序列制约的常用方法，2，1制约的分类，时间序列制约：规范设计的时间序列行动，表现设计者想满足的时间序列要求，指导综合和布局布线阶段的优化算法等。 区域和位置约束用于指定芯片I/O引脚的位置，并指导实现工具布局到芯片中指定的物理区域。 其他制约：指对象芯片的型号、电气特性等制约属性。 3、2时间序列约束和时间序列分析的基础、时间序列约束的概念：时间序列约束主要有周期约束(从FFS到FFS，从触发器到触发)和偏移约束(从IPAD到FFS，从FFS到OPAD )和静态路径约束(从IPAD到OPAD )三种。 添加计时约束的常用方法是先添加全局约束，然后向高速异常路径和低速异常路径添加特殊约束。 当附加全局约束时，首先定义所有设计的时钟，对各时域中的同步元件进行分组，对分组附加周期约束，然后对FPGA/CPLD输入输出PAD附加偏移约束，对所有分组逻辑的PADTOPAD路径附加约束。 如果要添加特殊约束，首先约束组之间的路径，然后约束高速、低速异常路径和多循环路径以及其他特殊路径。 4、时间序列约束的基本作用是提高设计的工作频率：通过附加约束控制逻辑集成、映射、布局和布线，减少逻辑和布线延迟，可以提高工作频率。 得到正确的时间序列分析报告： FPGA设计平台包括静态时间序列分析工具，可以利用这种工具得到映射和布局布线后的时间序列分析报告，以评估设计的性能。 通过指定FPGA/CPLD引脚的位置和电气规格1的可编程特性，无需等待电路基板设计加工和FPGA引脚的位置完全确定，就能通过可以节省系统开发时间的2个约束指定IO引脚支持的接口标准和其他电气特性，5、时序约束路径1 .时钟定义主要描述时钟周期、占空比、抖动和延迟量。 2 .设置输入延迟这一路径约束是为了使FPGA设计工具尽可能优化从输入端口到第一级寄存器的路径延迟，以使得系统时钟可以准确地捕获从外部芯片到FPGA的信号。 约束名称：输入延迟。 6、约束的影响主要有四个因素：外部芯片的Tco、基板上的信号延迟Tpd、FPGA的Tsu、时钟延迟Tclk.Tco参数，通常需要查阅外部芯片的数据手册。 计算公式：输入延迟=TCO tpd Tsu-TCL k.FPGA的tsu也需要查看FPGA芯片的说明文件。 FPGA速度水平不同，该参数也不同。 Tpd和Tclk需要从基板的实际参数计算。 通常，每10厘米的导线长度可以用1ns计算。 例如，系统时钟为100MHz，基板上的最大延迟为2ns，时钟最大延迟为1.7ns，Tco3ns，FPGA的Tsu为0.2ns。 输入延迟的值为maxiinputdelay=2.2-1.7=3.5ns。 此参数意味着FPGA设计工具将从FPGA的输入端口到第一级寄存器的路径延迟(包括门延迟和线延迟)控制在10ns-3.5ns=6.5ns以内。 另外，设定7、3、输出延迟这种路径限制是为了使FPGA设计工具优化从FPGA内部的最后一级寄存器到输出端口的路径，使其输出信号能够在下一级芯片中正确采用。 限制名称：输出延迟限制的影响主要有三个因素：外部芯片的Tsu、基板上的信号延迟Tpd、时钟延迟Tclk.Tsu参数通常需要查阅外部芯片的数据手册。计算公式：输出延迟=tsu tpd-TCL k .例：系统时钟100MHz，基板上最大延迟2ns，时钟最大延迟1.7ns，Tsu1ns，输出延迟的值： maxoutputdelay=1 2-1.7=1.3ns .此路径这意味着FPGA设计工具将最后一级寄存器和输出端口之间的路径延迟(包括门延迟和线延迟)控制在10ns-1.3ns=8.7ns以内。 另外，设定从寄存器到寄存器的延迟这一路径限制是为了以FPGA设计工具必须优化从FPGA中的寄存器到寄存器的路径以使其延迟时间小于时钟周期，来确保信号被传输。 因为这种路径仅存在于FPGA内部，所以可以通过设定时钟频率来施加约束。 对于更深层的优化方法，也可以通过对寄存器的输入和寄存器的输出施加适当的约束，来特别优化包括逻辑积和布线器的路径。 通过设置最大扇出数，还可以强制工具进行逻辑复制，减少扇出数，提高性能。 5、从输入端口到输出端口的路径是逻辑延迟组合，而从输入端口到输出端口的信号没有通过寄存器。 要对这些路径施加约束，需要虚拟时钟，并指定约束限制了哪些路径。 9、设计中常用的定时概念，周期最大时钟频率时钟保持时间时钟，从输出延迟管脚延迟管脚的Slach时钟时滞，10，周期和最大时钟频率，Fmax :所设计系统的稳定时的最大时钟频率， 他综合表现作为时序分析中最重要的指标的设计的时序的性能tclk=tckologictnettsetup-tclk _ skew CK _ skew=tcd2-TCD 1中，tcko是寄存器固有的时钟输出延迟，TLOGIC是同步像素tnet是网络延迟，tsetup寄存器固有的设置时间TCLK_SKEW是时钟队列Fmax=1/TCLK， 11、建立时间(Tsu )、时钟建立时间是时钟到达前，数据和使能准备的最小时间间隔tsu=data delay-clockdelaymicrotsutsutsu是触发内部的建立时间，是触发固有的属性，一般是小于1 ns 12、时钟保持时间， 时钟保持时间是能保证正确采用有效时钟沿的数据和使能信号的最小稳定时间th=clockdelay-datadelayMicroTh中，microth是寄存器内部的固有保持时间，是同一寄存器的固有参数，标准值为12ns TCO=clockdelaymicrotcodatadelaymicot也是寄存器固有的属性，在寄存器的对应时钟的有效边沿，向输出端口发送数据的内部时间常数、14、管脚到管脚的延迟、tpd，是输入管脚通过单纯的组合逻辑特别需要说明的只是输入和输出之间的组合逻辑，tpd延迟因为CPLD的布线矩阵的长度是固定的，所以经常使用从最大引脚到引脚的延迟标准CPLD的速度等级。15、ClockSkew、一个相同时钟到达两个不同寄存器时钟端的时间偏移、16、Slack、表示设计是否满足时间序列的名称、正Slack满足时间序列(时间序列的馀量)，负Slack不满足时间序列slack=requiredclockperiod实际的clockperiod，17，setup slack=slackclockperiod(microtcodatadelaymicrotsu )，Slack:Setupslack，18 slack:hold slack=(microtcodatadelaymicroth )-(B- a )、19、Quartus工具执行时间序列分析，所有编译程序/开始/starttiminganalysis使用Tcl脚本执行时间序列分析工具，20、 时间序列分析报告的内容Timinganalyzersettings :时间分析设定Timinganalyzersummery :时间分析概要Clocksetup :时钟建立关系Clockhold :时钟保持关系Tsu :输入建立时间Th:输入保持Tpd :延迟到管脚MinimumTpdtco :最小tpd和tco，21，时间序列分析内容窗口，22，分析设计和分析报告中，对路径的fmax进行升序排列，利用quaruts的几个功能分析更多信息。 在选定的计时路径上单击鼠标右键，会弹出一个显示路径详细信息的选项。 分别是，23，全球时间序列制约和个别时间序列制约，全球时间序列制约是指定工程范围内共同的全球时间序列制约。 单独时间序列约束指定了用于特殊节点、路径、组、模块的单独时间序列约束。 各个时序约束优先于全局时序约束。 QuartusII中常用的计时约束的设置方法： assignment/timingsettings菜单命令assoginment/wizard/timing wizard菜单命令assign mnt/assignment ed 前两种方法是全局约束，24，它指定全局时序约束，并且定时驱动的编译全局时钟是全局I/O时序设置时序分析和报告，它可以通过在后面的1中进行单独约束并修改. qsf文件来实现将定时驱动的编译、编辑器设定为定时驱动的编辑，即，意味着将编辑过程尽可能地向满足定时限制的方向努力！ 如果全局时钟设置、全局时钟设置、全局时钟设置设计中只有一个全局时钟或者所有时钟的频率都相同，则可以在Quartus2中仅设置一个全局时钟约束分配/定时设置，27，全局I/O计时设置，28，计时分析和报告选项，29，计时分析和报告选项，30，计时向导，不熟悉计时限制设置时assignment/classctiminganalysisserwizards， 31、指定个别时间序列限制，个别时钟请求个别时间序列限制输入最大最小延迟输出最大最小延迟反转时钟非时钟tCO请求(最大、最小)、tSU请求、tH请求、tPD请求从时间序列路径时间序列限制的种类的一点中截断一点通配符时间序列组，32个时钟请求， 指定时钟分类：独立时钟派生时钟，33，指定每个时钟请求的独立时钟及其派生时钟之间存在相关时钟，并且默认地，QuartusII不解析非相关时钟之间的路径。 如果指定独立时钟请求，则必须明确指定时钟的Fmax和占空比。 如果要指定派生时钟请求，只需要指定派生时钟相对于生成派生时钟的独立时钟的相位差、分频或倍频等参数。34、个别时钟限制的独立时钟设定、分配/定时设置、弹出窗口中的individualclocks选项、35、个别时钟限制的派生时钟设定、36、输入最大/最小延迟、“输入最大延迟”限制外部延迟包括外部上游设备的tco和PCB布线的延迟。 由于外部芯片和fpga使用同相时钟信号，因此fpga的输入数据的建立时间由tsuAtclk-inputmaximumdelay“输入最小延迟”约束规定了外部输入路径延迟的最小情况。 fpga输入数据的建立时间为thAinputminimumdelay，37，输入延迟，38，输出最大/最小延迟，“输出最大延迟”约束指定了外部输出路径延迟的最差。 外部延迟实际上包括外部下游设备的tsu和pcb布线的延迟。 tcobtclk-outututaxialmmdelay； tcob输出延迟，39，输出延迟，40，反转时钟，41，非时钟，42，其他要求，tco，th，tpd，tsu可以在assignment中设定。断开时间序列路径：可以指定特定的时间序列路径，以使其不显示在时间序列报告中。 43、时间序列约束的类型和约束设置时，可以使用从一点到点的通配符时间序列组。 44、单点、单个输入最大/最小延迟设置，将输入管脚约束为单点时，该输入管脚对不同时钟驱动的所有寄存器路径都有效。45、点对点、一个输入的最大/最小延迟的设定，点对点约束“从时钟输入管脚到数据输入管脚”时，此设定对从输入管脚到指定时钟驱动的寄存器路径有效。 46、通配符和管脚的建立时间必须受限制，如果此管脚驱动多个触发器，则可以使用通配符来指定一组