3第三讲定点加减法.ppt

定点数的运算与元器件,第2章运算方法和运算器,2,教学内容,定点数的加，减，乘运算。（补、原）二进制加法器/十进制加法器乘法器,3,教学要求,熟练掌握补码的加、减法运算。熟练掌握原码补码的乘法运算。了解全加器、乘法器等逻辑线路的构成。,4,教学重点,四则运算的法则。溢出特殊情况的处理。,5,一定点补码运算,1补码加法公式：x+y补=x补+y补说明：此公式适用定点小数和整数的加法运算。,6,一定点补码运算,2补码减法公式xy补=x补+y补=x补y补说明：利用此等式把补码的减法运算，化为了加法运算，所以在硬件设计时，只需设计加法器即可。,7,计算,例1x=3，y=2，求解x+y，x-y例2x=3，y=2求解x+y，x-y例3x=0.1001，y=0.0101求解x+y，x-y,8,3溢出,正溢,负溢,9,(1)硬件判断逻辑一（SA、SB与Sf的关系）,10,Cf=1C=1,2.硬件判断逻辑二（Cf与C的关系）,溢出=CfC,11,3.硬件判断逻辑三（双符号位）,12,第一符号位Sf1,第二符号位Sf2,13,二基本二进制加法器、减法器,原理：两个二进制数字Ai,Bi和一个进位输入Ci相加,产生一个和输出Si,以及一个进位输出Ci1。取值：,SiAiBiCiCi1AiBiBiCiCiAi,14,1全加器电路图,SiAiBiCiCi1AiBiBiCiCiAi,15,2串行加法器,原理：n个1位的全加器(FA)可级联成一个n位的行波进位加减器。说明：M为方式控制输入线,当M0时,作加法(AB)运算；当M1时,作减法(AB)运算,在后一种情况下,AB运算转化成A补B补运算,求补过程由B1来实现。,16,3串行加减法器图,17,4延迟估计,1、对一位全加器(FA)来说,Si的时间延迟为6T(每级异或门延迟3T),Ci1的时间延迟为5T。2、位的行波进位加法器的时间延迟：tan2T9T(2n9)T说明：9T为最低位上的两级“异或”门再加上溢出“异或”门的总时间,2T为每级进位链的延迟时间。,18,小结,思考：为什么一套加法器可以实现加法和减法操作？创新点如何？思考：目前讲授的内容，其内容主线是如何的？对你开展实践工作的指导意义是什么？,19,三定点数乘法,1原码的乘法基本思想:每次用乘数的一位去乘被乘数。(1).算法分析例.0.11011.1011乘积P=XY符号SP=SXSY,20,问题：1）加数多（由乘数位数决定）。2）加数的位数多（与被乘数、乘数位数有关）。改进：将一次相加改为分步累加。,实例,21,早期的串行1位乘法,(1)分步乘法：每次将一位乘数所对应的部分积与原部分积的累加和相加，并移位。(2)设置寄存器：A：存放部分积累加和、乘积高位B：存放被乘数C：存放乘数、乘积低位(3)设置初值：A=00.0000B=X=00.1101C=Y=11.1011,22,步数条件操作AC,00.0000.1011,1）,Cn=1,+B,+00.1101,00.1101,00.0110,1.101,2）,Cn=1,+B,+00.1101,01.0011,00.1001,11.10,3）,Cn=0,+0,+00.0000,00.1001,00.0100,111.1,4）,Cn=1,+B,+00.1101,01.0001,00.1000,1111,X原Y原=1.10001111,23,早期的串行1位乘法,存在的问题这种方法并不需要很多器件。然而串行方法太慢。解决办法大规模集成电路问世以来,出现了各种形式的流水式阵列乘法器,它们属于并行乘法器。,24,不带符号的阵列乘法器,25,不带符号的阵列乘法器,26,不带符号的阵列乘法器,乘法器要实现n位n位时,需要n(n1)个全加器和nn个“与”门,27,延迟估计,n位n位不带符号的阵列乘法器总的乘法时间为：tmTa(n1)6T(n1)TfT(n1)6T