时序管理规划约束(ppt 42页).ppt

计时约束和计时分析、约束的分类计时约束和计时分析运行基本Quartus工具计时分析以设置计时约束的一般方法、约束的分类、计时约束：规范设计的计时行为、预计设计者满意的计时要求的表达、引导集成和布局布线步骤的优化算法等区域和位置约束：用于指定芯片I/O销位置，并在芯片规格的物理区域指导布局布线。其他限制：指示限制特性，例如目标晶片模型、电气特性等。计时约束和基于计时分析、计时约束的概念：计时约束主要包括三种：循环约束(FFS到FFS、触发器到触发器)和偏移约束(IPAD到FFS、FFS到OPAD)和静态路径约束(IPAD到OPAD)。添加时间约束的典型策略是首先连接全局约束，然后向快速、缓慢的异常路径添加特殊约束。附加全局约束时，首先定义设计的所有时钟，对每个时钟域内的同步元件分组，进一步约束组，向FPGA/CPLD输入输出PAD添加偏移约束，并将约束附加到整个组合逻辑的PADTOPAD路径。附加特殊约束时，首先约束分组之间的路径，然后约束高速、低速例外路径和多循环路径以及其他特殊路径。计时约束的基本角色，提高设计工作频率：通过其他约束，您可以控制逻辑合成、映射、布局和路由，以减少逻辑和根延迟，从而提高工作频率。取得正确的计时分析报告：FPGA设计平台包含静态计时分析工具，可让您透过对映或配置布线后的计时分析报告评估设计的效能。指定FPGA/CPLD针脚位置和electrical standard 1可编程特性可节省系统开发时间，因为无需等待FPGA针脚位置完全确定，即可同时进行电路板设计处理和FPGA设计。2约束条件可节省IO针脚支持的接口标准和其他电气特性、设计中常用的计时概念、周期最大时钟频率设置时间从时钟到输出延迟针脚的时间时钟延迟Slach时钟频率、周期和最大时钟频率TLOGIC是同步组件之间的装配逻辑延迟TNET是网线延迟TSETUP寄存器的唯一创建时间TCLK _ SKEW是时钟偏移Fmax=1/TCLK；创建时间(Tsu)；时钟创建时间是时钟到达之前；数据和准备就绪的最小时间间隔时钟保持时间是沿正确数据仅保证有效时钟并传递信号的最小稳定时间th=clock delaydata delay MicroTh其中，MicroTh表示寄存器的内部唯一保持时间，通常是小于1到2ns、从时钟到输出延迟、从时钟信号到数据有效时间之间的时间间隔。TCO=clock delay micro TCO datadelaymicortco也是寄存器的唯一属性，寄存器中的相应时钟有效地将数据发送到输出端口的内部时间参数，插针延迟，tpd是输入插针通过纯组合逻辑到达输出插针的路径延迟。特别是需要输入的输出之间的组合逻辑tpd延迟是由于CPLD的布线矩阵长度固定而常用的最大针针针延迟标准CPLD的速度等级。表示设计是否满足计时的公称，正从属项表示满足计时(计时的额外)，负从属项表示不满足计时(计时的不足)。，slak=requireed clockperiodactual clock period=slock clock period(micro TCO data delay micro tsu)，clock skew Timinganalyzersettings:时间分析设置Timinganalyzersummery:时间分析概述Clocksetup:时钟设置关系Clockhold:时钟保持关系Tsu:输入设置时间Th:输入保持时间Tco:时钟对输出右键单击选定计时路径，弹出用于查看路径详细信息的多个选项。分别，全局计时约束和单个计时约束，全局计时约束是指定工程中通用的全局计时约束。单个计时约束指定特定节点、路径、分组、模块的单个计时约束。单个计时约束的优先级高于全局计时约束。如何设置QuartusII中常用的计时约束：assignment/timingsettings菜单命令assginment/wizard/timingwizard菜单命令assignmnt/assignmenteditor选项在图形界面中完成前两种方法是全局约束，后面的1中的单个约束，或。修改qsf文件以指定全局计时约束，设置基于时间的编译全局时钟设置全局I/O计时设置计时分析和报告选项计时向导，基于时间的编译，将基于时间的编译设置为以时间为中心的二进制。也就是说，让李纯过程朝着最大限度满足时间约束的方向努力！如果assignment/settings/fitter setting、全局时钟设置、全局时钟设置设计只有一个全局时钟，或者所有时钟的频率相同，则只能在Quartus2中设置一个全局时钟约束。如果您不熟悉Assignment/timingsettings、全局I/o计时设置、计时分析和报告选项、计时分析和报告选项、计时向导以及计时约束设置，则可以选择使用向导。assignment/classictiming analyserwizards，指定单个计时约束，单个时钟要求单个计时约束输入最大最小延迟输出最大时间反转时钟非系统tCO要求(最大、最小)，tSU要求，tH要求，tPD要求截断计时指定独立时钟要求时，必须明确指定该时钟的Fmax和工作周期。指定派生时钟要求时，只需要指定派生时钟基于生成该派生时钟的独立时钟的相位差、分频或倍频等于比率的参数。单个时钟约束单个时钟设置、Assignment/timingsettings、单击弹出窗口中的individualclocks选项、单个时钟约束1派生时钟设置、输入最大/最小延迟、输入最大延迟约束指定外部输入路径延迟的最坏情况。外部延迟包括外部上游设备的TCO以及PCB跳闸延迟。外部芯片和FPGA使用相同相位的时钟信号，因此必须满足FPGA的输入数据设置时间。tsuAtclk-inputmaximumdelay“输入最小延迟”约束指定外部输入路径延迟的最小情况。满足Fpga输入数据实施时间：thAinputminimumdelay、输入延迟、输出最大/最小延迟、输出最大延迟约束指定了外部输出路径延迟的最坏情况。外部延迟实际上包括外部下游设备的tsu以及PCB往返延迟。tcoBtcoBtclk-outputmaximumdelay；TcoBoutputminimumdelay、输出延迟、反向时钟、非时钟、其他要求、TCO、th、tpd、tsu可在assignmenteditor中设置。中断顺序路径：您可以指定特殊的计时路径，中断它使其不会显示在计时报告中。，一种计时约束，在设置约束时可以使用单点到点通配符时间分组。在单点，单输入最大/最小延迟设置下，如果对输入插针应用单点约束，则从输入插针到其它时钟的所有寄存器路径都有效。点到点，如果在单个输入最大/最小延迟的设置中存在“从时钟到数据输入插针