实验二一位8421BCD码加法器的设计

实验二位8421BCD码加法器的设计一、实验目的理解1.4位加法器7483和4位比较器7485的操作原理和使用掌握8421BCD码加法器的工作过程进一步熟悉Quartus软件的使用，了解设计的全过程二、实验内容1 .用描绘电路图的方法设计8421BCD码加法器。 需要使用4位加法器7483和4位比较器7485和所需的逻辑门。三、分析过程7483是4位二进制加法器，其进位规则是十六进制1。 8421BCD代码表示十进制数，进位规则为十进制1。 如果在7483中将两个1位BCD代码相加，则如果和小于或等于9，结果正确的和大于9，则需要加6进行修改。实验要求使用7483、7485和必要的逻辑门完成。 由于7483经由输出端子c4s3s2s0输出二进制和，所以7485是4比特的比较器，重要的是如何确定何时在7483和7485的输出处对应于结果修改。如果将两个单位的十进制数相加，则和的值范围为018，因此列出与该范围中的每个数值对应的二进制数和8421BCD代码，以找到修改和修改结果的时间十进制二进制十进制备注C4S3S2S1S0直流D3d2.d2d1.d1D0无需修改00000000000100001000012000100001030001100011400100001005001010010160011000110700111001118010000100090100101001100101010000需要修改110101110001120110010010130110110011140111010100150111110101161000010110171000110111181001011000从表中分析，可以得出以下结论当7483输出的二进制数之和为0-9时，即S3 S2 S1 s09时，结果是正确的，因此不需要修正的和为10-15时，S3 S2 S1 S0 9时，需要进行6的校正，在此情况下，将7483的输出s2s1s0设为7485的输入管脚a3a1a0 如果将1001 (即9 )说明为7485的另一组输入管脚B3 B2 B1 B0，如果7485的输出AB=1，则说明需要6的校正，如果和为16、17、18，则结果需要6个校正。 在此情况下，7483的输出s3s2s 1到s0 9或C4=1，需要修改结果。 由逻辑门(OR1 )获得7485的输出AB和7483的输出C4。 OR1输出为1时需要修正，OR1输出为0时不需要修正。 (分析了什么时候应对结果修正)使用另一张7483实现加6的修正，将从第一张7483输出的二进制的和s2s1s0发送到第二张7483的输入管脚a3a1a0，在第二张7483的输入管脚B3 B2 B1 B0中输入0、OR1输出、OR1输出、0。 不需要修正时OR1输出为0，需要修正时OR1输出为1，因此实现加法6修正。 (分析了修正的实现方法)当解析BCD代码的10位并且从第一片片7483所输出的二进制之和为016时，在BCD码的10位来自所述第二片片7483所输出的C4并且从第一片片片7483所输出的二进制之和为16、17、18的情况下，当BCD码的10位被获得时因此，BCD代码的十位是从两张7483的C4经由逻辑门(OR2 )得到的