《vhdl实用教程》完整版【汉语版】-16第十四章

第14章电子设计竞赛实例介绍本章首先介绍97年全国大学生电子设计竞赛赛题之一数字频率计的设计示例主要基于杭州电子工业学院获得一等奖的设计方案本项设计比较能反映设计者的电子技术基础理论软硬件设计知识和EDA技术的应用能力等方面的基本技能然后介绍与之相关的通用开发板141多功能等精度频率计基于传统测频原理的频率计的测量精度将随被测信号频率的下降而降低在实用中有较大的局限性而等精度频率计不但具有较高的测量精度而且在整个频率区域保持恒定的测试精度本项设计的基本指标为1频率测试功能测频范围01HZ70MHZ测频精度测频全域相对误差恒为百万分之一2周期测试功能信号测试范围与精度要求与测频功能相同3脉宽测试功能测试范围01S1S测试精度001S4占空比测试功能测试精度1991411测频原理等精度测频的实现方式可以简化为图141来说明图中预置门控信号是宽度为TPR的一个脉冲CNT1和CNT2是两个可控计数器标准频率信号从CNT1的时钟输入端CLK输入其频率为FS经整形后的被测信号从CNT2的时钟输入端CLK输入设其真实频率值为FXE测量频率为FX图141基于ISPLSI的等精度测频法原理框图当预置门控信号为高电平时经整形后的被测信号的上沿通过D触发器的Q端同时启动计数器CNT1和CNT2CNT1CNT2分别对被测信号频率为FX和标准频率信号频|率为FS同时计数当预置门信号为低电平时随后而至的被测信号的上沿将使这两个计数器同时关闭设在一次预置门时间TPR中对被测信号计数值为NX对标准频率信号的计数值为NS则下式成立FX/NXFS/NS141由此可推得FXFS/NSNX142其误差分析如下若设所测频率值为FX其真实值为FXC标准频率为FS在一次测量中由于FX计数的起停时间都是由该信号的上跳沿触发的在TPR时间内对FX的计数NX无误差在此时间内FS的计数NS最多相差一个脉冲即|ET|1则下式成立FX/NXFS/NS143FXE/NXFS/NSET144由此可分别推得FXFS/NSNX145FXEFS/NSETNX146根据相对误差公式有FXEFXE|FXEFX|FXE147将式145146代入式147并整理得FXEFXE|ET|NS148|ET|1|ET|NS1NS149即FXE1FXENS1410由上式可以得出以下结论NSTPRFS14111相对测量误差与频率无关2增大TPR或提高FS可以增大NS减少测量误差提高测量精度3标准频率误差为FS/FS由于晶体的稳定度很高标准频率误差可以进行校准4等精度测频方法测量精度与预置门宽度和标准频率有关与被测信号的频率无关在预置门时间和常规测频闸门时间相同而被测信号频率不同的情况下等精度测量法的测量精度不变而常规的直接测频法精度随着被测信号频率的下降而下降测试电路可采用高频率稳定度和高精度的恒温可微调的晶体振荡器作标准频率发生电路1412测频专用模块工作原理和设计根据以上给出的等精度测频原理利用VHDL设计的测频模块逻辑结构如图142所示各模块功能和工作步骤如下1测频/测周期实现被测信号脉冲从CONTRL模块的FIN端输入标准频率信号从CONTRL的FSD端输入CONTRL的CLR是此模块电路的工作初始化信号输入端在进行频率或周期测量时完成如下步骤1令TF0选择等精度测频然后在CONTRL的CLR端加一正脉冲信号以完成测试电路状态的初始化2由预置门控信号将CONTRL的START端置高电平预置门开始定时此时由被测信号的上沿打开计数器CONT1进行计数同时使标准频率信号进入计数器CONT23预置门定时结束信号把CONTRL的START端置为低电平由单片机来完成在被测信号的下一个脉冲的上沿到来时CONT1停止计数同时关断CONT2对FS的计数4计数结束后CONTRL的EEND端将输出低电平来指示测量计数结束单片机得到此信号后即可利用ADRBADRA分别读回CONT1和CONT2的计数值并根据等精度测量公式进行运算计算出被测信号的频率或周期值CHEKFCHKFFCHFINCONTRLCLK1CONT1OO0B0FINPUTCHOICESTARTFINFOUTCHOISI_35STARTCLRFSDI_34EENDCLK2CLRCCLKCLRABOO1B1OO2B2OO3B3OO4B4OO5B5OO6B6CLR/TRIGADRAFSTDADRBTFOO7I_33B7EENDCLK2FSDGATECLKOUTCONT2OO0A0OO1A1FINCONTRL2PULCNLPULI_32CLKCLRABOO2A2OO3A3OO4A4OO5A5STARTCLRI_31ENDDENDI_4OO6A6OO7A72控制部件设计图142测频模块逻辑图如图143所示当D触发器的输入端START为高电平时若FIN端来一个上沿则Q端变为高电平导通FINCLK1和FSDCLK2同时EEND被置为高电平作为状态标志在D触发器的输入端START为低电平时当FIN端输入一个脉冲上沿FINCLK1与FSDCLK2的信号通道被切断3计数部件设计图142中的计数器CONT1/CONT2是32位二进制计数器输出8位数据总线单片机可分4次将32位数据全部读出4脉冲宽度测量和占空比测量模块设计根据上述脉宽测量原理设计如图144CONTRL2的电路原理示意图该信号的上沿和下沿信号对应于未经处理时的被测信号的50幅度时上沿和下沿信号被测信号从FIN端输入CLR为初始化信号START为工作使能信号图144中CONTRL2的PUL端与GATE的输入端PUL相连其测量脉冲宽度的工作步骤是1向CONTRL2的CLR端送一个脉冲以便进行电路的工作状态初始化2将GATE的CNL端置高电平表示开始脉冲宽度测量这时CONT2的输入信号为FSD3在被测脉冲的上沿到来时CONTRL2的PUL端输出高电平标准频率信号进入计数器CONT24在被测脉冲的下沿到来时CONTRL2的PUL端输出低电平计数器CONT2被关断5由单片机读出CONT2中的结果并通过上述测量原理公式计算出脉冲宽度CONTRL2子模块的主要特点是电路的图143测频与测周期控制部分电路设计保证了只有CONTRL2被初始化过后才能工作否则PUL输出始终为零只有在先检测到上沿后PUL才为高电平然后在检测到下沿时PUL输出为低电平ENDD输出高电平以便通知单片机测量计数已经结束如果先检测到下沿PUL并无变化在检测到上沿并紧接一个下沿后CONTRL2不再发生变化直到下一个初始化信号到来占空比的测量方法是通过测量脉冲宽度记录CONT2的计数值N1然后将输入信号反相再测量其脉冲CONTRL2VCCVCCVCCDQDQDQCCCGTCLRQQ2PLPUL宽度测得CONT2计数值N2则可以计算出FINSTART图144脉冲宽度测量原理图QQ3ENDENDD占空比N1N1N21001413频率计功能模块的VHDL描述基于以上的测试原理与各模块的功能描述以下给出相应的VHDL逻辑描述程序131模块CNT1或CNT2文件名COUNTERVHDLIBRARYIEEEUSEIEEESTD_LOGIC_1164ALLUSEIEEESTD_LOGIC_UNSIGNEDALLENTITYCNTISPORTA,B,CLK,CLRINSTD_LOGICOOOUTSTD_LOGIC_VECTOR7DOWNTO0QOUTSTD_LOGIC_VECTOR31DOWNTO0ENDCNTARCHITECTUREBEHAVOFCNTISSIGNALCNTSTD_LOGIC_VECTOR31DOWNTO0SIGNALSELSTD_LOGIC_VECTOR1DOWNTO0BEGINPROCESSCLK,CLRBEGINIFCLR1THENCNT0ELSIFCLKEVENTANDCLK1THENCNTCNT1ENDIFENDPROCESSPROCESSA,BBEGINSEL0ASEL1BIFSEL“00“THENOOCNT7DOWNTO0ELSIFSEL“01“THENOOCNT15DOWNTO8ELSIFSEL“10“THENOOCNT23DOWNTO16ELSIFSEL“11“THENOOCNT31DOWNTO24ELSEOO“00000000“ENDIFENDPROCESSQCNTENDBEHAV程序132模块FCH文件名FINVHDLIBRARYIEEEUSEIEEESTD_LOGIC_1164ALLENTITYFINISPORTCHKF,FIN,CHOISINSTD_LOGICFOUTOUTSTD_LOGICENDFINARCHITECTURERTLOFFINISBEGINFOUTFINANDCHOISORCHKFANDNOTCHOISENDRTL程序133模块CONTRL文件名CONTRLVHDLIBRARYIEEEUSEIEEESTD_LOGIC_1164ALLENTITYCONTRLISPORTFIN,START,CLR,FSDINSTD_LOGICCLK1,EEND,CLK2,CLRCOUTSTD_LOGICENDCONTRLARCHITECTUREMIXOFCONTRLISSIGNALQQ1STD_LOGICBEGINPROCESSFIN,CLR,STARTBEGINIFCLR1THENQ10ELSIFFINEVENTANDFIN1THENQQ1STARTENDIFENDPROCESSCLRCCLREENDQQ1CLK1FINANDQQ1CLK2FSDANDQQ1ENDMIX程序134CONTRL2文件名CONTRL2VHDLIBRARYIEEEUSEIEEESTD_LOGIC_1164ALLUSEIEEESTD_LOGIC_UNSIGNEDALLENTITYCONTRL2ISPORTFIN,START,CLRINSTD_LOGICENDD,PULOUTSTD_LOGICENDCONTRL2ARCHITECTUREBEHAVOFCONTRL2ISSIGNALQQSTD_LOGIC_VECTOR3DOWNTO1SIGNALA0,B0,C0,F2STD_LOGICSIGNALSSTD_LOGIC_VECTOR1DOWNTO0BEGINS0QQ3S1QQ2PROCESSSTART,SBEGINIFSTART1THENF2FINELSEF2NOTFINENDIFIFS2THENPUL1ELSEPUL0ENDIFIFS3THENENDD1ELSEENDD0ENDIFENDPROCESSA0F2ANDQQ1B0NOTA0C0NOTF2PROCESSC0,CLRBEGINIFCLR1THENQQ10ELSIFC0EVENTANDC01THENQQ11ENDIFENDPROCESSPROCESSA0,CLRBEGINIFCLR1THENQQ20ELSIFA0EVENTANDA01THENQQ21ENDIFENDPROCESSPROCESSB0,CLRBEGINIFCLR1THENQQ30ELSIFB0EVENTANDB01THENQQ31ENDIFENDPROCESSENDBEHAV程序135模块GATE文件名GATEVHDLIBRARYIEEEUSEIEEESTD_LOGIC_1164ALLENTITYGATEISPORTCLK2,FSD,CNL,PULINSTD_LOGICCLKOUTOUTSTD_LOGICENDGATEARCHITECTUREBEHAVOFGATEISBEGINPROCESSCLK2,PUL,FSD,CNLBEGINIFCNL0THENCLKOUTCLK2ELSECLKOUTPULANDFSDENDIFENDPROCESSENDBEHAV根据图142的接口方式在一个顶层设计中将以上各模块通过元件例化连接成一个完整的设计实体最后进行综合适配下载和测试顶层文件的设计留给读者1414测频主系统实现测频主系统原理如图145所示由单片机89C51完成整个测量电路的测试控制数3435363738394041数码显示与键控频率输入据处理和显示输出一片ISPLSI1032E完成各种测试功能键盘信号由89C51进行处理它从1032E读回计数数据进行运算并向显示电路输出测量结果显示器电路采用7段LED显示器在标准信号频率为60MHZ的情况下其测量精度可达11108即能够显示近8位有效数字系统的基本工作方式如下1图145中的7PIN座为数显与键控信号接口原理图略去由8片4094完成串行显示其中89C51的P10接8个4094的输出使能端PIN15P11接第一片的串行数据输入端PIN2P12接时钟端PIN3系统设置8个键下调上调时间自校占空比脉宽周期频率其中时间键选定后可通过下调和上调键对预置门时间进行调节通过一片4014将键控信息串行读入单片机2FSTD为测频标准频率60MHZ信号输入端3FINPUT为被AMPL模块放大整形后的被测信号待测信号由FIN输入4STADF为自校频率发生模块CHEKF为自校频率输入端P10P111P122P0039P0138P02A011A11234A2P133P14437P0336P0413A314A460MHZ晶振FSTDVCCP155P166P17735P0534P0633P07A515A616A717LATTICEISPLSI1032EPLCC8467184FINPUT2AMPLVCC8P33P321312P3515P3414AT89C5132P2021P2122P2223P232418B026B127B228B32961CHEKF放大与整形电路EA31X1X21918RST9P37P361716P2425P2526P2627P2728RXD10TXD11ALE30VCCB4B5B6B7P30P31P32P3330313233ENDTFCHOICESTART2MHZ晶振STADFFINDSP10P11P1212MHZC233PC133P10KR1E1RSTP34P35P36P37CLR/TRIGEENDADRBADRAVCCP13P14图145测频主系统原理图1415专用模块测试控制信号说明1TFP31TF0时等精度测频TF1时测脉宽2CLR/TRIGP34当TF0时系统全清零功能当TF1时CLR/TRIG的上跳沿将启动CONT2进行脉宽测试计数3ENDP30脉宽计数结束状态信号END1计数结束4CHOICEP32自校/测频选择CHOICE1测频CHOICE0自校5STARTP33当TF0时作为预置门闸门宽可通过键盘由单片机控93C46AT89C51DAC0832DAC0832制START1时预置门打开当TF1时START有第二功能此时当START0时测负脉宽当START1时测正脉宽利用此功能可分别获得脉宽和占空比数据6EENDP35等精度测频计数结束状态信号EEND0时计数结束7ADRAADRB计数值读出选通控制若令ADADRBADRA则当AD0123时可从P0和P2口由低8位至高8位分别读出两组4个8位计数值142电子设计竞赛开发板如果希望方便地实现上节介绍的多功能频率计的设计VHDL程序的调试及系统测试比较快捷的方法就是利用本节介绍的电子设计开发板图146通常电子设计竞赛中需开发的主控模块多为数字系统与模拟系统相结合的综合电子系统系统多包括单片机最小系统基于EDA开发的FPGA或CPLD可编程高速系统数码显示系统键控系统ROM/RAM存储系统高频时钟系统A/D转换系统和D/A转换系统等当所有这些系统连成一协调的主控系统时连线极为复杂高速通道的连线技术以及数模混合系统的抗干扰与单点接地要求很高且焊成后根据实P30P31KEY1KEY2KEY3KEY4KEY5KEY6KEY7D1D2D3D4D5D6KEY8D7D8际需要变更系统通道结构的灵活性要求较高特别是为了适应不同的设计目的系统要求能方便地更换不同规模的FPGA/CPLD芯片1GWDVP板使用特点GWDVP板须与GW48CK系统配合使用1必须利用GW48CK提供的10芯在系统下载接口和通信线进行下50MHZ12MHZGWDVPCON1CD4053CD4053FPGA/CPLDCD4053CON2356356356356356CD4051载2GWDVP板与GW48CK上的FPGA/CPLD目标芯片板相互间完全兼容因此可以使27C512/62256AD574J图146电子设计竞赛开发板GWDVPCD4052用GW48CK系统所有可配的目标芯片所以在利用GWDVP板开发时便没有逻辑资源不够用的问题也没有对使用FPGA/CPLD型号的限制3GWDVP板的FPGA/CPLD目标芯片板上的引脚定义和使用情况与GW48CK相同2图146说明189C51单片机系统通过改变FPGA/CPLD中的逻辑结构和跳线可使其上的单统片机系统与ROM/RAM构成单片机总线工作系单片机最小系统参见第13章1317节单片机独立工作系统如可与A/D结合可构成类似于DMA的高速数据采集系统2显示系统它们由8个数码显示器和8个发光管构成的具有独立电源驱动的串行静态显示系统静态显示系统的优点是显示亮度好显示稳定占用单片机端口少P30和P31此2口都为输入方式可复用串行静态显示系统很容易构成具有独立电源驱动的系统这对提高主系统的工作稳定性减少干扰及提高系统中的A/D和D/A的工作精度尤为重要3ROM/RAM系统通过GWDVP板上的跳线设置和4053构成的电子开关系统可构成不同的工作方式如单片机最小系统存储方式DMA方式硬件高速计算方式波形发生数据存储器等又由于ROM/RAM座是与系统中的FPGA/CPLD直接相接的所以此座可根据需要插不同型号和容量的存储器如