计算机组成原理 第三章 存储器与存储系统ppt课件

1、第三章 存储器及存储系统,1. 按存储介质分类 （1） 半导体存储器 （2） 磁表面存储器。 （3） 激光存储器,3.1 存储器概述,3.1 .1 存储器分类,2. 按存取方式分类 （1）随机存储器（RAM，Random Access Memory） （2）串行访问存储器（SAS，Serial Access Storage） 串行存储器又可分为顺序存取存储器（SAM，Serial Access Memory）和直接存取存储器（DAM，Direct Access Memory）。 （3）只读存储器（ROM，Read-Only Memory）,3按信息的可保存性分类 断电后信息就消失的存储器称为非

2、永久记忆的存储器。断电后仍能保持信息的存储器称为永久性记忆的存储器。 4按在计算机系统中的作用分类 根据存储器在计算机系统中所起的作用，存储器可分为主存储器（内存）、辅助存储器（外存）、缓冲存储器、控制存储器等。,中央处理器能直接访问的存储器称为内部存储器，它包括高速缓冲存储器和主存储器。中央处理器不能直接访问外存储器，外存储器的信息必须调入内存储器后才能为中央处理器进行处理。 1高速缓冲存储器（Cache） 2主存储器 3 外存储器,3.1.2 存储器的分级结构,3.2 主存储器,3.2.1 主存储器的技术指标,主存储器的性能指标主要是存储容量、存取时间和存取周期。 1. 存储容量 在一个存

3、储器中可以容纳的主存储器的单元总数通常称为该存储器的存储容量。存储容量通常用字节，符号为B（Byte）作单位。,2. 存取时间 信息存入存储器的操作叫写操作，从存储器取出信息的操作叫读操作，读/写操作统称作“访问”。从存储器接收到读（或写）申请命令到从存储器读出（或写入）信息所需的时间称为存储器访问时间（Memory Access Time）或称存取时间，用T表示。 3. 存取周期 另一个与存取时间指标相近的速度指标是存取周期（Memory Cycle Time），用T表示，T表示存储器作连续访问操作过程中一次完整存取操作所需的全部时间。所以存取周期是指连续启动两次独立的存储器操作（如连续两次

4、读操作）所需间隔的最小时间。通常存取周期略大于存取时间，即T T。,3.2.2 主存储器的基本结构 它由存储体加上一些外围电路构成。外围电路包括地址译码驱动器、数据寄存器和存储器控制电路等。,3.2.3 主存储器的基本操作,3.3半导体存储器芯片 3.3.1 静态MOS存储器 1静态MOS存储元,Drain,Source,N-,N-,P+,基体,Grid,2静态MOS存储器的组成,3静态MOS存储器芯片实例（Intel 2114),4存储器的读操作,4存储器的写操作,3.3.2动态MOS存储器 1四管动态存储元,2单管动态存储元,3动态MOS RAM芯片实例,4动态MOS存储器的刷新 从上一次

5、对整个存储器刷新结束到下一次对整个存储器全部刷新一遍，这一段时间间隔叫刷新周期。一般为2ms，4ms或8ms。 常用的刷新方式有三种，一种是集中式，另一种是分散式，第三种是异步式。,4动态MOS存储器的刷新 （1）集中式刷新方式,设存储器结构为128128的矩阵，读/写周期t=0.5s，刷新间隔为2ms，那么，在2ms内就有2000/0.5=4000个t，用于刷新的时间只需128个t，且集中在后段时间。前段3872个t都用来进行读/写/维持的操作。 死时间128 0.564 s 死时间率128 40000.032=3.2%,（2）分散式刷新方式,(3）异步式刷新方式 将以上两种方式结合起来，便

6、形成异步刷新方式。如设存储器结构为128128的矩阵，读/写周期t=0.5s，刷新间隔为2ms，那么，在2ms内就有2000/0.5=4000个t。将4000个周期分散到128行中，得400012831.25。前30个周期用来读写，后一个周期用于刷新。可保证在2ms时间内将所有的行刷新一遍。,3.3.3 半导体只读存储器 1掩模式只读存储器,MROM的存储元可以由半导体二极管、双极型晶体管或MOS电路构成。它是由制造厂家在生产过程中按要求做好的，用户不能修改。,写入时，EC接+12V，要写1的那一位的D端断开，用大电流烧断熔丝；写0位的D端接地，电流不经过熔丝。如此逐字写入需要的信息。 读出时

7、， EC接+5V，信息从D0D3输出。,2可编程只读存储器,3可擦除可编程只读存储器,4电可擦除电可改写的只读存储器,5. 几种新型存储器,(1)NOVRAM 将SRAM、微型电池、电源检测和切换开关封装在一个芯片中。因此其厚度比普通SRAM芯片要大些，而引脚与普通SRAM芯片兼容。由于采用了CMOS工艺，存在NOVRAM芯片中的数据可以保存10年以上。 (2)Flash Memory Flash Memory与E2PROM逻辑结构相似，最主要的区别在于存储元的结构和工艺。E2PROM可以进行字节擦除，而Flash Memory不能按字节擦除，只能整片擦除。,3.4 主存储器组织 3.4.1

8、存储器与中央处理器的连接,1. 位并联法 假定使用8KB 1b的RAM存储芯片，组成8KB8b的存储器，可采用位并联法。 8KB8b 8KB1b8片,用16KB8b的芯片组成64KB8b的存储器连接图。 64KB8b 16KB8b4 14片,2地址串联法（字扩展法）,用1K 4b芯片组织4K 8b存储器示意图。 4K 8b 1K 4b4 28片,3字、位同时扩展,1.例：某8位机采用单总线结构，地址总线16根（A15A0，A0为低位），数据总线8根（D7D0），控制总线中与主存有关的有MREQ（允许访存，低电平有效），R / W（高电平为读命令，低电平为写命令）。 主存地址空间分配如下：081

9、91为系统程序区，由只读存贮器芯片组成。819232767为用户程序区；最后（最大地址）2K地址空间为系统程序工作区。上述地址为十进制，按字节编址。现有如下存贮器芯片： ROM：8K8位（控制端仅有CS） RAM（静态）：16K1位，2K8位，4K8位，8K8位 请从上述芯片中选择适当芯片设计该计算机主存贮器，画出主存贮器逻辑框图。注意画选片逻辑（可选用门电路及3：8译码器74LS138），与CPU的连接，说明选哪些存贮器芯片，选多少片？,1. 解：主存地址空间分布如图所示： 根据给定条件，选用 ROM：8K8位芯片1片。 RAM：8K8位芯片3片。2K 8位芯片1片 3：8译码器仅用Y0，Y

10、1，Y2，Y3和Y 7输出端，且对最后的 2K8位选片还需加门电路译码,3.4.2 高速缓冲存储器,1Cache的功能与基本原理,2Cache存储器的地址映象 （1）直接映象方式,2Cache存储器的地址映象 （2）全相联映象方式 全相联映像方式允许主存中的每一个页面映像到Cache的任何一个页面位置上，也允许采用任何替换算法从已占满的Cache中替换出任何一个旧页面。虽然这种映像方式非常灵活，但由于速度太慢且成本太高而无法实用。,2Cache存储器的地址映象 （3）组相联映象方式 组相联映像，它是直接映像与全相联映像的折中方案。它将把Cache存储器分为若干个组，每组包含若干个页面。组间采用

11、直接映像，而组内的页面则采用全相联映像。,3替换策略,LRU策略选择CPU最近最少访问的页作为被替换的页。它建立在非常合理的假设之上，即当前最少使用的页很可能也是未来最少被访问的页，从而避免了FIFO的缺点，但是LRU实现起来比较复杂。要实现LRU，需要对快存中的每一页都要引入一个称为年龄计数器的硬件或软件计数器。每当访问一个页时，它的年龄计数器加上一个预先确定的正数，在固定的时间间隔之后，所有页的年龄计数器都减去一个固定的数，这样，任一时刻最少使用的页是它的年龄计数器中数值最小的页。,3.4.3 多体交叉存储器像,1多体交叉存储的基本结构,2 多体交叉存储的基本原理,设内存的读写周期为1s，

12、CPU的读写周期为0.25s。通常CPU从内存读出一个字的时间为1s 。 采用多体交叉方法时： CPU在第一个周期（0.25s）向M0发读命令。 CPU在第二个周期（0.25s）向M1发读命令。 CPU在第三个周期（0.25s）向M2发读命令。 CPU在第四个周期（0.25s）向M3发读命令。 CPU在第五个周期（0.25s）从M0读数据，并发读命令。 CPU在第六个周期（0.25s）从M1读数据，并发读命令。 CPU在第七个周期（0.25s）从M2读数据，并发读命令。 CPU在第八个周期（0.25s）从M3读数据，并发读命令。 CPU在第九个周期（0.25s）从M0读数据，并发读命令。 依此

13、类推。,3.4.4 虚拟存储器,1虚拟存储器的基本概念,（1）什么叫虚拟存储器（Virtual Memory） 虚拟存储器是建立在主存辅存物理结构基础之上，由附加硬件装置以及操作系统存储管理软件组成的一种存储体系，它把主存和辅存的地址空间统一编址，形成一个庞大的存储空间。 (2）虚地址和实地址 虚拟存储器的辅存部分也能让用户象内存一样使用，用户编程时指令地址允许涉及到辅存的空间范围，这种指令地址称为“虚地址”（即虚拟地址），或叫“逻辑地址”。 虚拟存储器的用户程序以虚地址编址并存放在辅存里，程序运行时CPU以虚地址访问主存，由辅助硬件找出虚地址和物理地址的对应关系,(3）虚拟存储器和Cache

14、存储器 (A) Cache存储器采用与CPU速度匹配的快速存储元件来弥补主存和CPU之间的速度差距，而虚拟存储器的主要功能是弥补了主存和辅存之间的容量差距。 (B)两个存储体系均以信息块作为存储层次之间基本信息的传递单位，Cache存储器每次传递是定长的的信息块，长度只有几十字节，而虚拟存储器信息块划分方案很多，有页、段等等，长度均在几百B几百KB左右。 (C)CPU访问快速Cache存储器的速度比访问慢速主存快510倍。虚拟存储器中主存的速度要比辅存快1001000倍以上。 (D) 主存Cache存储体系中CPU与Cache和主存都建立了直接访问的通路，一旦在主存命中，CPU将直接访问主存，

15、辅助存储器与CPU之间没有直接通路，一旦在主存不命中，只能从辅存调度信息块到主存。因为辅存的速度相对CPU差距太大，调度需要毫秒级时间，因此CPU一般将改换执行另一个程序，等到调度完成后再返回原程序继续工作。 (E) Cache存储器存取信息的过程、地址变换和替换策略全部用硬件实现。主辅层次的虚拟存储器基本上由操作系统的存储管理软件辅助一些硬件进行信息块的划分和主辅存之间的调度。,2页式虚拟存储器,3段式虚拟存储器,4段页式虚拟存储器,段页式虚拟存储器是由段式虚拟存储器和页式虚拟存储器结合而组成的。在这种方式中，把程序按逻辑单位分段后，再把每段分成固定大小的页。程序对主存的调入调出是按页面进行

16、的，但它又可以按段实现共享和保护。因此，它兼有页式和段式系统的优点。它的缺点是在地址映像过程中需要多次查表。在段页式虚拟存储系统中，每道程序是通过一个段表和一组页表来进行定位的。段表中的每个表目对应一个段，每个表目有一个指向该段的页表起始地址（页号）以及该段的控制保护信息。由页表指明该段各页在主存中的位置以及是否已经装入、已经修改等状态信息。目前，大、中型机一般都采用这种段页式虚拟存储管理方式。,5替换算法,当CPU要用到的数据或指令不在主存时，将产生页面失效，此时要求从外存调进包含有这条指令或数据的页面。假如主存页面已经全部被占满，那么用什么规则来替换主存的哪一页以便接纳要调进的页面呢？通常

17、是采用LRU算法，即把“近期最少使用的页”替换出去，从而能比较正确地反映程序的局部性特点。,3.5 存储保护和校验技术,3.5.1 存储保护,当多个用户共享主存时，就有多个用户程序和系统软件存于主存中。为使系统能正常工作，应防止由于一个用户程序出错而破坏其他用户的程序和系统软件，还要防止一个用户程序不合法地访问不是分配给它的主存区域。为此，系统应提供存储保护。通常采用的方法是：存储区域保护和访问方式保护。,1存储区域保护,对于不是虚拟存储器的主存系统可采用界限寄存器方式进行保护。由系统软件经特权指令设置上、下界寄存器，为每个程序划定存储区域，禁止越界访问。由于用户程序不能改变上、下界的值，所以

18、它如果出现错误，也只能破坏该用户自身的程序，而不能侵犯不到别的用户程序和系统软件，界限寄存器方式只适用于每个用户占用一个或几个连续的主存区域的场合。,(1)页表保护和段表保护,(2)键保护方式 键保护方式的基本思想是，为主存的每一页配一个键，称为存储键，它相当于一把“锁”。它是由操作系统赋予的。每个用户的实存页面的键都相同。为了打开这个锁，必须有钥匙，称为访问键。访问键赋予每道程序，保存在该道程序的状态寄存器中。当数据要写入主存的某一页时，访问键要与存储键相比较。若两键相符，则允许访问该页，否则拒绝访问。,(3)环保护方式 以上两种方式都只能保护未运行的程序区域不受破坏，而正在运行的程序本身则

19、不受保护。环保护方式则可以做到对正在执行的程序本身的核心部分或关键部分进行保护。,2访问方式保护,这些访问方式保护通常作为程序状态寄存器的保护位，并且和上述区域保护结合起来实现。比如，在界限寄存器中加一位访问方式位；键方式的取数保护键；环式保护和页式保护通常将访问方式位放在页表和段表中，使得同一环内或同一段内的各页可以有不同的访问方式，从而增强保护的灵活性。,3.5.2 存储校验技术,一方面是精心设计各种电路，提高计算机硬件本身的可靠性；另一方面是在数据编码上找出路，即对数据信息扩充，加入新的代码，它与原数据信息一起按某种规律编码后具有发现本身错误的能力，甚至能指出错误的所在位置，然后借助逻辑

20、线路自动纠正，这种具有发现错误或者同时能给出错误所在位置的数据编码，称为数据校验码。利用校验码实现对数据信息的校验，目的是提高计算机的可靠性。,1、检错码,奇偶校验包含奇校验和偶校验两种校验。奇校验是这样一种校验：它所约定的编码规律，是让整个校验码（包含有效信息和校验位）中“1”的个数为奇数。这个校验位取“0”还是取“1”的原则是：若是奇校验（Odd Parity），则连同校验位在内编码里含“1”的个数共有奇数个；若是偶校验（Even Parity），则连同校验位在内编码里含“1”的个数是偶数个。 例 有效信息为10001101，分别求其奇校验编码和偶校验编码。 有效信息中有4个“1”，所以奇

21、校验的校验位取“1”才能使“1”的总数为奇数个；偶校验的校验位取“0”才能使“1”的总数为偶数个。 所以， 奇校验编码为 100011011 偶校验编码为 100011010,2、 纠错码,常用的纠错码有海明码、循环码等。只要使用足够的校验位，就可以达到对任何错误的检测和纠错水平。若需要校正字长N位的单错，则必须添加k个校验位，它能够指出k+r个错误及无错误的情况，r必须满足2rk+r+1 。 （1）海明校验码 它的实现原理：在数据中加入几个校验位，将数据代码的码距比较均匀地拉大，并把数据的每一个二进制位分配在几个奇偶校验组中。某一位出错，就会引起有关的几个校验位的值发生变化，这不但可以发现出

22、错，还能指出是哪一位出错，为进一步自动纠错提供了依据。, 校验位的位数 对有效信息进行分组测试，如何确定其组数和校验位的位数呢？校验位的位数是与有效信息的长度有关的。 设校验码为N位，其中有效信息为k位，校验位为r位，分成r组作奇偶校验，这样能产生r位检错信息。这r位信息就构成一个指误字，可指出2r 种状态，其中的一种状态表示无错，余下的组合状态，就能指出2r 1位中某位出错。 如果要求海明码能指出并纠正一位错误，则应满足如下关系式 N = k + r 2r 例 r =3 ，则N = k + r 7，所以，k 4 。,分组原则 在海明码中，位号数（1，2，3，n）为2的权值的那些位（即1（20

23、），2（21），4（22），2r-1位），作为奇偶校验位，并记作P1，P2，P3，Pr，余下各位则为有效信息位。 例 与N = 11，k = 7，r = 4 相应，海明码可示意为 位号 1 2 3 4 5 6 7 8 9 10 11 P占位 P1 P2 P3 P4 其中，均为有效信息。海明码中的每一位被P1，P2，P3，Pr中的一至若干位所校验。,编码、查错、纠错原理 设4位有效信息为b1、b2、b3、b4，3位校验位为P1，P2，P3 。 a) 编码原理 若有效信息b1b2b3b4 =1011，则先将它分别填入第3、5、6、7位，再分组进行奇偶统计，分别填入校验位P1，P2，P3的值。这里每

24、个分组均采用偶校验，因此，要保证3组校验位的取值都满足偶校验规则。如第一组有P1 b1b2b4 ，因b1b2b4含偶数个1，故P1应取值为0，才能保证第一组为偶性；同理， P2 b1b3b4 得P2=1， P3 b2b3b4 得P3=0。这样得到了海明码，正确的编码应为P1P2b1P3 b2b3b4 =0110011。,b) 查错与纠错原理 分组校验，能指出错误所在的确切位置。分作3组校验时，若每组可产生一个检错信息，则3组共3个检错信息便构成一个指误字。这里的指误字由G3G2G1组成，其中，G3= P3 b2 b3 b4 ，G2=P2 b1 b3 b4 ， G1=P1 b1 b2 b4 。采用偶校验，在没有出错的情况下， G3G2G1 =000。 假定源部件发送的海明码为0110011，若接收端海明码为0110011，则3个小组都满足偶校验要求，这时G3G2G1 =000，表明收到的信息正确，可以从中提取有效信息1011参加运算处理。若接收端的海明码为0110111，分组检测后，指误字G3G2G