电子电路EDA技术课程实践试验考试报告书

1、课程实践实验考试设计报告设计课题： 7段数码显示分钟与秒钟设计自考专业： 电子信息技术(B) 考生姓名： xxx 指导教师： xxx 设计时间： 2016-03-11 电子电路EDA技术实践考试 设计任务书姓 名：xxx专 业：电子信息技术专业代码：B指导教师：xxx职 称：课程名称电子电路EDA技术课程设计题目：7段数码显示分钟与秒钟设计设计要求：1 设计一个1分钟计时器，并显示秒数，显示采用七段数码管。2 模块划分；3 HDL代码编写；4 仿真并验证设计结果。所需仪器设备：计算机及相关开发设计软件、EDA实箱、示波器成果验收形式：需求分析；概要设计；详细设计；调试与分析；试验报告参考文献：

2、1基于FPGA的现代数字系统设计西安电子科技大学出版社2011年版2. 华清远见嵌入式培训中心编 时间安排2016311目 录一、总体设计分析41.1设计论证41.2模块划分41.3输入输出端口分配5二、各模详细块设计与仿真52.1分频器设计52.2分钟与秒钟计数设计62.3动态扫描模块设计72.4数码管译码器设计82.5顶层模块设计9三、综合仿真测试10四、分析与总结11五、附件12一、 总体设计分析 1.1 原理分析分计数器和秒计数器为60进制计数器，采用10进制计数器与6进制计数器组合而成，便于数码管显示设计。若采用静态扫描显示方式，则4个数码管段选线是独立的，则需要I/O端口较多，占有

3、资源大，且此功耗大。因此，采用动态扫描显示方式输出。1.2 模块划分该设计主要由分频器、计数器、动态扫描显示模块、共阴7段数码管译码器组成。其中分频器设计中，采用有PLL锁相环分频后的200Hz的时钟源，经200分频后为1HZ的秒计数时钟；另外200Hz作为数码管动态扫描等其他所用时钟源；采用太快得时钟动态扫描，数码管显示会有些昏暗；频率太慢人眼睛会看到闪烁。2个60进制计数器分别作为分计数器和秒计数器。一个60进制计数器由一个6进制计数器和一个10进制计数器组成，便于四个数码管的显示。另外，使用一个接口作为数码管复位按键接口；由于是共共阴7段数码管，因此，FPGA输出接口与数码管间需接数码管

4、驱动电路，增强FPGA输出信号的驱动能力。60进制计数器6进制计数器10进制计数器分计数器秒计数器四只共阴数码管译码器数码管动态扫描电路200分频器lHz200Hz图1 总体设计框图1.3 输入输出端口分配FPGA分配的与外围电路的接口管脚信号，其中各引脚的功能如下：引脚符号功能说明1Rst_n数码管复位按键接口2disp_select外接数码管阴极动态扫描接口（四根信号）3disp_data译码器输出端，接数码管的阳极（ag7根信号口，中间需驱动器，四个数码管并联）二、 各模块详细设计与仿真2.1 分频器设计Verilog HDL代码如下：（200HZ的动态扫描时钟进行200分频为1HZ计时

5、时钟信号）module Clk_Div200 ( Clk_in,Rst_n,Clk_out );inputClk_in,Rst_n;outputregClk_out;reg7:0 Cnt;always ( posedge Clk_in ) beginif ( !Rst_n ) Cnt = 0;else if ( Cnt = 8d199 )Cnt = 0;else Cnt = Cnt + 1b1;endalways ( posedge Clk_in ) beginif ( !Rst_n ) Clk_out = 0;else if ( Cnt = 8d199) Clk_out = Clk_out;

6、endendmodule功能仿真结果如下图：2.2 分钟与秒钟计数设计采用与十进制计数器与六进制计数器组合而成，一个60进制的计数器。Verilog HDL代码如下：moduletime_counter /分钟秒钟计数(Rst_n,Clk_out,time_bit_high,time_bit_low,EO);input Clk_out,Rst_n;outputEO;output 3:0 time_bit_high,time_bit_low;reg 3:0 time_bit_high,time_bit_low;regEO;reglow_to_high;wireClk_out;always (po

7、sedge Clk_out)begin/低位计数，到9清零，高位计数使能开启if( !Rst_n )begintime_bit_low = 4b0;low_to_high = 1b0;endelse if(time_bit_low 4b1001) begintime_bit_low = time_bit_low + 4b1;low_to_high = 1b0;endelseif(time_bit_low = 4b1001)beginlow_to_high = 1b1;time_bit_low = 4b0;endendalways ( low_to_high )beginif( !Rst_n )

8、begintime_bit_high = 4b0;EO = 1b0;endelse if(time_bit_high 4b0101& low_to_high = 1b1)begin/高位计数，到5清零，高位计数使能开启time_bit_high = time_bit_high + 4b1;EO = 1b0;endelseif( time_bit_high = 4b0101& low_to_high = 1b1)begintime_bit_high = 1b0;EO = 1b1;endendendmodule功能仿真结果如下图：(输入Rst_n复位信号，分秒计数清零。秒钟计数，低温到9清零后产生

9、高位计数信号low_to_high，高位计数到5后。对于秒钟计数产生分钟低位开始计数的使能信号EO)2.3 动态扫描模块设计采用与200Hz的时钟不断刷新显示，利用人眼睛视觉延时特性，动态显示计数结果。四位共阴数码管动态扫描。Verilog HDL代码如下：moduledynamic_scanning /四位共阴数码管动态扫描(Rst_n,Clk_in,disp_select,minute_bit_high,minute_bit_low,second_bit_high,second_bit_low);input Rst_n,Clk_in;input 3:0 minute_bit_high,mi

10、nute_bit_low,second_bit_high,second_bit_low;output 3:0 disp_select;reg3:0 disp_select;wire3:0 minute_bit_high,minute_bit_low,second_bit_high,second_bit_low;reg 1:0 Cnt;always ( posedge Clk_in ) beginif ( !Rst_n ) Cnt = 0;else if ( Cnt = 2b11 )Cnt = 0;else Cnt = Cnt + 1b1;endalways ( posedge Clk_in )

11、begin case (Cnt) 2b00 : disp_select = second_bit_low; 2b01 : disp_select = second_bit_high; 2b10 : disp_select = minute_bit_low; 2b11 : disp_select = minute_bit_high; default:disp_select = 4b1111; endcaseendendmodule2.4 数码管译码器设计对计数器输出的数据，进行译码，生成在七段共阴数码管上能显示09的二进制信号。Verilog HDL代码如下：moduledisp_decode4

12、_7(Rst_n,Clk_in,minute_bit_high,minute_bit_low,second_bit_high,second_bit_low,select_data,disp_data);input Rst_n,Clk_in;input3:0 minute_bit_high,minute_bit_low,second_bit_high,second_bit_low;input 3:0 select_data;output 7:0 disp_data;wire3:0 minute_bit_high,minute_bit_low,second_bit_high,second_bit_

13、low;reg 7:0 disp_data;reg 3:0 data;always (posedge Clk_in)beginif(Rst_n= 1b1)begincase(select_data)4b1110: data = second_bit_low; 4b1101: data = second_bit_high; 4b1011: data = minute_bit_low; 4b0111: data = minute_bit_high; default: data = 4b1111; endcase end case(data) 4b0000: disp_data = 7b; 4b00

14、01: disp_data = 7b; 4b0010: disp_data = 7b; 4b0011: disp_data = 7b; 4b0100: disp_data = 7b; 4b0101: disp_data = 7b; 4b0110: disp_data = 7b; 4b0111: disp_data = 7b; 4b1000: disp_data = 7b; 4b1001: disp_data = 7b; default: disp_data = 7b0; endcaseendendmodule2.5 顶层模块设计对以上各个功能模块例化，设计顶层文件，完成最终Verilog HD

15、L设计。Verilog HDL代码如下：moduledisp_minute_second_top (Rst_n,Clk_in,disp_select,disp_data);inputClk_in,Rst_n;output 3:0 disp_select;output 6:0 disp_data;wireClk_out,EO;wire 3:0 disp_select;wire3:0 minute_bit_high,minute_bit_low,second_bit_high,second_bit_low;wire3:0select_data;Clk_Div200 U_Clk_Div200(.Rs

16、t_n(Rst_n),.Clk_in(Clk_in),.Clk_out(Clk_out);time_counterU_second_counter(.Rst_n(Rst_n),.Clk_out(Clk_out),.time_bit_high(second_bit_high),.time_bit_low(second_bit_low),.EO(EO);time_counterU_minute_counter(.Rst_n(Rst_n),.Clk_out(Clk_out),.time_bit_high(minute_bit_high),.time_bit_low(minute_bit_low),.

17、EO();dynamic_scanning U_dynamic_scanning (.Rst_n(Rst_n),.Clk_in(Clk_in),.disp_select(disp_select),.minute_bit_high(minute_bit_high),.minute_bit_low(minute_bit_low),.second_bit_high(second_bit_high),.second_bit_low(second_bit_low);disp_decode4_7U_disp_decode4_7(.Rst_n(Rst_n),.Clk_in(Clk_in),.minute_b

18、it_high(minute_bit_high),.minute_bit_low(minute_bit_low),.second_bit_high(second_bit_high),.second_bit_low(second_bit_low),.select_data(disp_select),.disp_data(disp_data);Endmodule三、 综合仿真测试对工程设计文件综合，RTL视图如下：然后进行时序分析与时序仿真。数码管复位信号为低时，计时器复位清零。四、 分析与总结1. 自顶向下的设计方法利用功能分割手段将设计由上到下进行层次话和模块化，及分层次、分模块进行设计和仿真。功能分割时，将系统功能分解为功能块，功能块再分解为逻辑块，逻辑块再分解为更少的逻辑块和电路。如此分割，逐步的将系统细化，将功能逐步的具体化，模块化。高层次设计进行功能和接口描述，说明模块的功能和接口，模块功