EDA技术实验教案new

1、EDA技术实验教案实验一1位全加器原理图输入设计一、实验目的1、 熟悉MAX+plusII软件的基本使用方法。2、 熟悉GW48ESEDA实验开发系统的基本使用方法。3、 了解原理图输入设计方法。二、实验内容设计并调试好一个1位二进制全加器，并用GW48ESEDA实验开发系统（拟采用的实验芯片的型号为EPF10K20TC1444或EP1K30TC1443）进行系统仿真、硬件验证。设计1位二进制全加器时要求先用基本门电路设计一个1位二进制半加器，再由基本门电路和1位二进制半加器构成1位二进制全加器。三、实验条件1、 开发条件：MAXplusII2、 实验设备：GW48ESEDA实验开发系统、联想

2、电脑3、 拟用芯片：EPF10K20TC1444或EP1K30TC1443四、实验设计 半加器(h_adder.gdf)全加器(f_adder.gdf)实验结果 半加器仿真波形半加器引脚锁定实验芯片：EPF10K20TC144-4选用模式：模式5设计实体I/O标识I/O来源/去向结构图上的信号名芯片引脚号a键1PIO08b键2PIO19so二极管D1PIO820co二极管D2PIO921全加器仿真波形全加器引脚锁定实验芯片：EPF10K20TC144-4选用模式：模式5设计实体I/O标识I/O来源/去向结构图上的信号名芯片引脚号ain键1PIO08bin键2PIO19cin键3PIO210su

3、m二极管D1PIO820cout二极管D2PIO921全加器真值表ain01010101bin00110011cin00001111sum01101001cout00010111实验二1位全加器VHDL文本输入设计一、实验目的1、熟悉MAX+plusII软件的基本使用方法。2、熟悉GW48ESEDA实验开发系统的基本使用方法。3、了解VHDL文本输入设计方法。二、实验内容设计并调试好一个1位二进制全加器，并用GW48ESEDA实验开发系统（拟采用的实验芯片的型号为EPF10K20TC1444或EP1K30TC1443）进行系统仿真、硬件验证。设计1位二进制全加器时要求先设计一个或门和一个1位二

4、进制半加器，再由或门和1位二进制半加器构成1位二进制全加器。三、实验条件1、开发条件：MAXplusII2、实验设备：GW48ESEDA实验开发系统、联想电脑3、拟用芯片：EPF10K20TC1444或EP1K30TC1443四、实验设计-或门逻辑描述（or2a.vhd） LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2a IS PORT (a, b :IN STD_LOGIC; c : OUT STD_LOGIC ); END ENTITY or2a; ARCHITECTURE one OF or2a IS BEGIN c = a

5、OR b ; END ARCHITECTURE one;-半加器描述（h_adder.vhd）LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF h_adder is BEGIN so = NOT(a XOR (NOT b) ; co ain, b=bin, co=d, so=e); u2 : h_adder PORT MAP(a=e, b=c

6、in, co=f, so=sum); u3 : or2a PORT MAP(a=d, b=f, c=cout); END ARCHITECTURE fd1 ;或门仿真波形半加器仿真波形全加器仿真波形全加器引脚锁定实验芯片：EPF10K20TC144-4选用模式：模式5设计实体I/O标识I/O来源/去向结构图上的信号名芯片引脚号ain键1PIO08bin键2PIO19cin键3PIO210sum二极管D1PIO820cout二极管D2PIO921全加器真值表ain01010101bin00110011cin00001111sum01101001cout00010111实验三有时钟使能的两位十进制

7、计数器VHDL文本输入设计一、实验目的1、熟悉MAX+plusII软件的基本使用方法。2、熟悉GW48ESEDA实验开发系统的基本使用方法。3、学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。二、实验内容设计并调试好一个有时钟使能的两位十进制计数器，并用GW48ESEDA实验开发系统（拟采用的实验芯片的型号为EPF10K20TC1444或EP1K30TC1443）进行系统仿真、硬件验证。设计有时钟使能的两位十进制计数器时要求先设计一个或门和一个十进制计数器，再由十进制计数器构成两位十进制计数器。三、实验条件1、开发条件：MAXplusII2、实验设备：GW48ESEDA实验开发

8、系统、联想电脑3、拟用芯片：EPF10K20TC1444或EP1K30TC1443四、实验设计-十进制计数器(cnt10.vhd)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY cnt10 IS PORT (clk : IN STD_LOGIC; clr : IN STD_LOGIC; enb : IN STD_LOGIC; outy : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); cout : OUT STD_LOGIC); END cnt10;ARCHIT

9、ECTURE behav OF cnt10 ISBEGINPROCESS(clk, clr, enb) VARIABLE cqi : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF clr = 1 THEN cqi := 0000; ELSIF CLKEVENT AND CLK = 1 THEN IF enb = 1 THENIF cqi1001 THEN cqi := cqi + 1; ELSE cqi := 0000;END IF;END IF;END IF; outy = cqi ;coutclkin, clr=clrin, enb=enbin, outy=ou

10、tlow, cout=a);u2 : cnt10 PORT MAP(clk=a, clr=clrin, enb=enbin, outy=outhigh, cout=coutout);END ARCHITECTURE one;十进制计数器仿真波形两位十进制计数器仿真波形两位十进制计数器管脚锁定实验模式：NO：5设计实体I/O标识I/O来源/去向信号名芯片管脚序号enbin键1PIO08clrin键2PIO19clkinCLOCK0CLOCK054coutout二极管D1PIO820outlow3.0数码管1PIO16PIO193033outhigh3.0数码管2PIO20PIO233639实验五

11、4位十进制频率计VHDL文本输入设计一、实验目的1、熟悉MAX+plusII软件的基本使用方法。2、熟悉GW48ESEDA实验开发系统的基本使用方法。3、学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。二、实验内容设计并调试好一个有时钟使能的两位十进制计数器，并用GW48ESEDA实验开发系统（拟采用的实验芯片的型号为EPF10K20TC1444或EP1K30TC1443）进行系统仿真、硬件验证。设计有时钟使能的两位十进制计数器时要求先设计一个或门和一个十进制计数器，再由十进制计数器构成两位十进制计数器。三、实验条件1、开发条件：MAXplusII2、实验设备：GW48ESED

12、A实验开发系统、联想电脑3、拟用芯片：EPF10K20TC1444或EP1K30TC1443四、实验设计-测频控制器(testctl.vhd)LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY TESTCTL IS PORT ( CLKK : IN STD_LOGIC; - 1Hz CNT_EN,RST_CNT,LOAD : OUT STD_LOGIC); END TESTCTL;ARCHITECTURE behav OF TESTCTL IS SIGNAL DIV2CLK : STD

13、_LOGIC;BEGIN PROCESS( CLKK ) BEGIN IF CLKKEVENT AND CLKK = 1 THEN DIV2CLK = NOT DIV2CLK; END IF; END PROCESS; PROCESS (CLKK, DIV2CLK) BEGIN IF CLKK=0 AND Div2CLK=0 THEN RST_CNT = 1; ELSE RST_CNT = 0; END IF; END PROCESS; LOAD = NOT DIV2CLK ; CNT_EN = DIV2CLK;END behav;-十进制计数器(cnt10.vhd)LIBRARY IEEE;

14、USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY cnt10 IS PORT (clk : IN STD_LOGIC; clr : IN STD_LOGIC; enb : IN STD_LOGIC; outy : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); cout : OUT STD_LOGIC); END cnt10;ARCHITECTURE behav OF cnt10 ISBEGINPROCESS(clk, clr, enb) VARIABLE cqi : STD_LOGIC_V

15、ECTOR(3 DOWNTO 0);BEGINIF clr = 1 THEN cqi := 0000; ELSIF CLKEVENT AND CLK = 1 THEN IF enb = 1 THENIF cqi1001 THEN cqi := cqi + 1; ELSE cqi := 0000;END IF;END IF;END IF; outy = cqi ;cout=cqi(0) AND (NOT cqi(1) AND (NOT cqi(2) AND cqi(3);END PROCESS; END behav;-4位锁存器(reg4b.vhd)LIBRARY IEEE; USE IEEE.

16、STD_LOGIC_1164.ALL;ENTITY REG4B IS PORT ( LOAD : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );END REG4B;ARCHITECTURE behav OF REG4B ISBEGIN PROCESS(LOAD, DIN) BEGIN IF LOADEVENT AND LOAD = 1 THEN DOUT clkin, CNT_EN=a_ena, RST_CNT=b_rst, LOAD=c_load);

17、u2 : cnt10 PORT MAP(clk=fin, clr=b_rst, enb=a_ena, outy=outy1, cout=cout1);u3 : cnt10 PORT MAP(clk=cout1, clr=b_rst, enb=a_ena, outy=outy2, cout=cout2);u4 : cnt10 PORT MAP(clk=cout2, clr=b_rst, enb=a_ena, outy=outy3, cout=cout3);u5 : cnt10 PORT MAP(clk=cout3, clr=b_rst, enb=a_ena, outy=outy4, cout=c

18、outt);u6 : REG4B PORT MAP(LOAD=c_load, DIN=outy1, DOUT=out1);u7 : REG4B PORT MAP(LOAD=c_load, DIN=outy2, DOUT=out2);u8 : REG4B PORT MAP(LOAD=c_load, DIN=outy3, DOUT=out3);u9 : REG4B PORT MAP(LOAD=c_load, DIN=outy4, DOUT=out4);END ARCHITECTURE one;四位十进制频率计仿真波形（clkin:1s，fin:300us）四位十进制频率管脚锁定实验模式：NO：5设

19、计实体I/O标识I/O来源/去向信号名芯片管脚序号clkinClock1Clock155finClock0Clock054out1数码管1PIO16PIO193033out2数码管2PIO20PIO233639out3数码管3PIO24PIO2741、42、65、67out4数码管4PIO28PIO3168、69、70、72coutt二极管D1PIO820实验七数字秒表VHDL文本输入设计。实验目的1、 熟悉MAX+plusII的使用。2、 学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。3、 熟悉GW48EDA实验开发系统使用。实验仪器联想电脑，GW48EDA实验开发系统设计

20、任务1、设计一个计时范围为0.01秒1小时的数字秒表，应具有停表、恢复、清零功能。实验要求1、 画出系统的原理框图，说明系统中各主要组成部分的功能。2、 编写各个VHDL源程序。3、 根据选用的软件编好用于系统仿真的测试文件。4、 根据选用的软件及EDA实验开发装置编好用于硬件验证的管脚锁定文件。5、 记录系统仿真、硬件验证结果。6、 记录实验过程中出现的问题及解决办法。实验内容-3MHz100Hz分频器（CLKGEN.VHD）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CLKGEN ISPORT(CLK: IN STD_LOGIC; NEW

21、CLK: OUT STD_LOGIC);END ENTITY CLKGEN;ARCHITECTURE ART OF CLKGEN ISSIGNAL CNTER:INTEGER RANGE 0 TO 10#29999#;BEGINPROCESS(CLK)ISBEGINIF CLKEVENT AND CLK=1THENIF CNTER=10#29999# THEN CNTER=0;ELSE CNTER=CNTER+1;END IF;END IF;END PROCESS;PROCESS(CNTER)ISBEGINIF CNTER=10#29999# THEN NEWCLK=1;ELSE NEWCLK

22、=0;END IF;END PROCESS;END ARCHITECTURE ART;-六进制计数器（CNT6.VHD）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT6 ISPORT(CLK:IN STD_LOGIC; CLR:IN STD_LOGIC; ENA:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CARRY_OUT:OUT STD_LOGIC);END ENTITY CNT6;ARCHITECTURE ART

23、 OF CNT6 ISSIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK,CLR,ENA)ISBEGINIF CLR=1THEN CQI=0000;ELSIF CLKEVENT AND CLK=1THENIF ENA=1THENIF CQI=0101THEN CQI=0000;ELSE CQI=CQI+1;END IF;END IF;END IF;END PROCESS;PROCESS(CQI)ISBEGINIF CQI=0000THEN CARRY_OUT=1;ELSE CARRY_OUT=0;END IF;END PROCESS

24、;CQ=CQI;END ARCHITECTURE ART;-十进制计数器（CNT10.VHD）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT(CLK:IN STD_LOGIC; CLR:IN STD_LOGIC; ENB:IN STD_LOGIC; OUTY:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END ENTITY CNT10;ARCHITECTURE ART OF CNT10 ISSIG

25、NAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK,CLR,ENB)ISBEGINIF CLR=1THEN CQI=0000;ELSIF CLKEVENT AND CLK=1THENIF ENB=1THENIF CQI=1001THEN CQI=0000;ELSE CQI=CQI+1;END IF;END IF;END IF;END PROCESS;PROCESS(CQI)ISBEGINIF CQI=0000THEN COUT=1;ELSE COUT=0;END IF;END PROCESS;OUTYCLK,NEWCLK=S0);U1:C

26、NT10 PORT MAP(S0,CLR,ENA,DOUT(3 DOWNTO 0),S1);U2:CNT10 PORT MAP(S1,CLR,ENA,DOUT(7 DOWNTO 4),S2);U3:CNT10 PORT MAP(S2,CLR,ENA,DOUT(11 DOWNTO 8),S3);U4:CNT6 PORT MAP(S3,CLR,ENA,DOUT(15 DOWNTO 12),S4);U5:CNT10 PORT MAP(S4,CLR,ENA,DOUT(19 DOWNTO 16),S5);U6:CNT6 PORT MAP(S5,CLR,ENA,DOUT(23 DOWNTO 20);END

27、 ARCHITECTURE ART;数字秒表管脚锁定实验模式：NO：5设计实体I/O标识I/O来源/去向信号名芯片管脚序号clr键1PIO08ena键2PIO19clkClock0Clock054Dout(0)-dout(3)数码管1PIO16PIO193033Dout(4)-dout(7)数码管2PIO20PIO233639Dout(8)-dout(11)数码管3PIO24PIO2741、42、65、67Dout(12)-dout(15)数码管4PIO28PIO3168、69、70、72Dout(16)-dout(19)数码管5PIO32PIO3573、78、79、80Dout(20)-do

28、ut(23)数码管6PIO36PIO3981、82、83、86实验八 交通灯信号控制器VHDL文本输入设计。实验目的1、 熟悉MAX+plusII的使用。2、 学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。3、 熟悉GW48EDA实验开发系统使用。设计任务设计一个由一条主干道和一条支干道的汇合点形成的十字交叉路口的交通灯控制器，具体要求如下：1、 支干道各设有一个绿、红、黄指示灯，两个显示数码管。2、 干道处于常允许通行状态，而支干道有车来才允许通行。当主干道允许通行亮绿灯时，支干道亮红灯。而支干道允许通行亮绿灯时，主干道亮红灯。3、 主、支干道均有车时，两者交替道允许通，主

29、干道每次放行45S，支干道每次放行25S，在每次由亮绿灯变成亮红灯的转换过程中，要亮5S的黄灯作为过渡，并进行减计时显示。实验要求1、 出系统的原理框图，说明系统中各主要组成部分的功能。2、 写各个VHDL源程序。3、 根据选用的软件编好用于系统仿真的测试文件。4、 根据选用的软件及EDA实验开发装置编好用于硬件验证的管脚锁定文件。5、 记录系统仿真、硬件验证结果。6、 记录实验过程中出现的问题及解决办法。实验内容-Cnt05s.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY

30、CNT05S ISPORT(CLK,EN05M,EN05B:IN STD_LOGIC;DOUT5:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END ENTITY CNT05S;ARCHITECTURE ART OF CNT05S ISSIGNAL CNT3B:STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINPROCESS(CLK,EN05M,EN05B) ISBEGINIF(CLKEVENT AND CLK=1) THENIF EN05M=1 THEN CNT3B=CNT3B+1;ELSIF EN05B=1 THEN CNT3B=CNT3B+1;EL

31、SIF EN05B=0 THEN CNT3BDOUT5DOUT5DOUT5DOUT5DOUT5DOUT5=00000000;END CASE;END PROCESS;END ARCHITECTURE ART;-Cnt25s.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT25S ISPORT(SB,SM,CLK,EN25:IN STD_LOGIC;DOUT25M,DOUT25B:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END ENTITY CNT

32、25S;ARCHITECTURE ART OF CNT25S ISSIGNAL CNT5B:STD_LOGIC_VECTOR(4 DOWNTO 0);BEGINPROCESS(SB,SM,CLK,EN25) ISBEGINIF (SB=0OR SM=0)THEN CNT5B=CNT5B-CNT5B-1;ELSIF(CLKEVENT AND CLK=1) THENIF EN25=1 THEN CNT5B=CNT5B+1;ELSIF EN25=0 THEN CNT5BDOUT25M=00100101;DOUT25BDOUT25M=00100100;DOUT25BDOUT25M=00100011;D

33、OUT25BDOUT25M=00100010;DOUT25BDOUT25M=00100001;DOUT25BDOUT25M=00100000;DOUT25BDOUT25M=00011001;DOUT25BDOUT25M=00011000;DOUT25BDOUT25M=00010111;DOUT25BDOUT25M=00010110;DOUT25BDOUT25M=00010101;DOUT25BDOUT25M=00010100;DOUT25BDOUT25M=00010011;DOUT25BDOUT25M=00010010;DOUT25BDOUT25M=00010001;DOUT25BDOUT25

34、M=00010000;DOUT25BDOUT25M=00001001;DOUT25BDOUT25M=00001000;DOUT25BDOUT25M=00000111;DOUT25BDOUT25M=00000110;DOUT25BDOUT25M=00000101;DOUT25BDOUT25M=00000100;DOUT25BDOUT25M=00000011;DOUT25BDOUT25M=00000010;DOUT25BDOUT25M=00000001;DOUT25BDOUT25M=00000000;DOUT25B=00000000;END CASE;END PROCESS;END ARCHITECTURE ART;-Cnt45s.vhd