EDA-数字秒表设计

1、电子设计自动化I大作业ij|i题 目数字秒表设计学 院控制科学与工程学院班 级自动化0803姓 名学 号二O 年五月十二日题目：数字秒表的设计一、设计要求：(1) 数字秒表的计时精度是10ms;(2) 复位开关可以在任何情况下使用，计时在计时过程中，只要按 一下复位开关，计时器就清零，并做好下次计时的准备；(3) 具有启/停开关，即按一下启/停开关，启动计时器开始计时， 再按一下启/停开关则停止计时。(4) 数字秒表的计时范围是0秒59分秒，显示的最长时间为59分59秒总体设计:1、总体结构图控制选择模时输入到CHOICE钟通过数据的2、各模块功能编码控制数一1）SEL模块：将扫描信号输给选择

2、（CHOICE模块2）选择模块：按扫描信号的指定选择输出3）3-8译码模块：通过SEL给的信号来控制8位数码管位的亮灭4）计时模块：分别对毫秒，秒，分计时5）显示模块：通过CHOICER块的输出信号来控制三、单元模块设计1、模块名：sei模块设计! S-T-HHT - - - SH - - -eH- ! ! - - BS - SB BBS - seli1ielk. selout2.0instS(1) 模块功能：CLK为扫描时钟脉冲，SELOUT端不停的发出扫描到的信号(2) 端口定义：CLK为信号输入端为选择到的信号输出SELOUT2.0(3) VHDL源程序library ieee;use

3、sei isport(clk: in std_logic;selout: out std_logic_vector(2 dow nto 0);end sel;architecture one of sel issignal count: std_logic_vector(2 downto 0);beginprocess(clk)beginif clkevent and clk=1 thenif (count=101) thencount=000;elsecount=count+1;end if;end if;end process;seloutv二co unt;end one;(4) 仿真结果

4、说明：来一个上升沿，SELOUT勺值增1可以证明模块是正确的2、模块名：选择模块设计(1) 模块功能：按扫描信号的指定选择输出(2) 端口定义：a,b,c为控制信号；data13.O,data23.O,data33.O,data43.O, data53.O,data63.O 分别是毫秒的低位，毫秒的高位，秒的低位，秒 的高位，分的低位，分的高位的数据值；ch_out3.0为选择输出端。(3) VHDL源程序library ieee;use choice isport(a,b,c:in std_logic;data1,data2,data3,data4,data5,data6:in std_lo

5、gic_vector(3 downto 0);ch_out:out std_logic_vector( 3 downto 0);end choice;architecture behave of choice issignal ch:std_logic_vector(2 downto 0);beginch(2)=c;ch(1)=b;ch(0)ch_outch_outch_outch_outch_outch_out null;end case;end process; end behave;(4) 仿真结果说明：abc 的值递增，ch_out 选择输出data1,data2,data3,data

6、4,data5,data6 的值，证明模块是正确的3、模块名：3-8译码模块设计:decode3_8”11 jIII1 SEL2.OQ7.-0 instBhni r - i r - i - t - -r k r - - - - i 一J(1) 模块功能：通过SEL给的信号来控制8位数码管位的亮灭。(2) 端口定义：输入端SEL2.O值大小来选择输出Q的值输出端 Q7.0 来控制灯哪位亮(3) VHDL源程序LIBRARY ieee;use decode3_8 ISPORT(SEL: IN std_logic_vector(2 downto 0);Q : OUT std_logic_vector

7、(7 downto 0);END decode3_8;ARCHITECTURE a OF decode3_8 ISBEGINQ = when sel = 0 else when sel = 1 elsewhe n sei = 2 elsewhe n sei = 3 elsewhe n sei = 4 elsewhe n sei = 5 elseEND a;(4) 仿真结果Pwa6-0 n国&B EidJUl1 1It 1. eoLIE 1 El L flS SB嘶1to3UIE |.SEU2Iw I *1W甲ilII |J JI:Ilii：13 ILCWJLI：说明：Sel的值递增，Q的相应位

8、会亮，证明模块是正确的4. 1模块名：毫秒计时模块设计(1) 模块功能：对毫秒位的计数(2) 端口定义：elk 为信号时钟输入端reset为复位端pause为暂停端co为进位信号输出端qh:毫秒信号的高位输出端ql：毫秒信号的低位输出端(3) VHDL源程序library ieee;use m100 isport(clk:in std_logic;reset:in std_logic;pause:in std_logic;co:out std_logic;qh:buffer std_logic_vector(3 downto 0);ql:buffer std_logic_vector(3 do

9、wnto 0);end m100;architecture behave of m100 isbeginco=1 when (qh=1001 and ql=1001) else 0;process(clk,reset,pause)begin if(reset=0) thenqh=0000;ql=0000;elsif(pause=0)thenqh=qh;ql=ql;elsif (clkevent and clk=1) thenif (ql=1001) thenql=0000;if (qh=1001) thenqhv二0000;else qh=qh+1;end if;else qllMPIMl41

10、JlN鼻Lil2-劇-:rffisffisz3 a说明：毫秒为100进制，高位和地位都是10进制，高位到10会有进位,可以证明模块的正确性模块名：秒计时模块设计M60 SEC :reset1 CX(1) 模块功能：对毫秒位的计数(2) 端口定义：elk为信号时钟输入端reset为复位端pause为暂停端co为进位信号输出端qh:毫秒信号的高位输出端ql: 毫秒信号的低位输出端(3) VHDL源程序library ieee;use m60_sec isport(reset:in std_logic;pause:in std_logic;ci:in std_logic;co:out std_log

11、ic;qh:buffer std_logic_vector(3 downto 0);ql:buffer std_logic_vector(3 downto 0) );end m60_sec;architecture behave of m60_sec isbeginco=1 when (qh=0101 and ql=1001 and ci=1) else 0;process(reset,pause,ci)begin if(reset=0) thenqh=0000;ql=0000;elsif(pause=0)thenqh=qh;ql=ql;elsif (cievent and ci=1) the

12、nif (ql=1001) thenql=0000;if (qh=0101) thenqh=0000;else qh=qh+1;end if;else ql=ql+1;end if;end if;end process;end behave;(4)仿真结果说明：秒进制为60进制，高位到6会有进位，低位为10进制，可以证明模块的正确性模块名：分计时模块设计iM60_MIM-a!1iresetqh3 . 01valise51 3-.0；ici n 3 i i t M a i i c1(1) 模块功能：对毫秒位的计数(2) 端口定义：elk为信号时钟输入端reset为复位端pause为暂停端co为进

13、位信号输出端qh:毫秒信号的高位输出端ql:毫秒信号的低位输出端(3) VHDL源程序library ieee;use m60_min isport(reset:in std_logic;pause:in std_logic;ci:in std_logicqh:buffer std_logic_vector(3 downto 0);ql:buffer std_logic_vector(3 downto 0);end m60_min;architecture behave of m60_min isbeginprocess(reset,pause,ci)beginif(reset=0) then

14、qh=0000;ql=0000;elsif(pause=0)thenqh=qh;ql=ql;elsif (cievent and ci=1) thenif (ql=1001) thenql=0000;if (qh=0101) thenqh=0000;else qh=qh+1;end if;else ql 他 2 ttapM *.0m说明：咼位为6进制，低位为10进制，ci为脉冲信号，当ql=9的时候, qh在下一时刻会增1,可以证明模块的正确性5、模块名：显示模块设计(1) 模块功能：通过CHOICE莫块的输出信号来控制(2) 端口定义：adr是选择模块结果的输入端q_show是控制数码管段亮

15、的输出端(3) VHDL源程序library ieee;use BCD 7 isport(adr:in std_logic_vector(3 downto 0); q_show:out std_logic_vector(6 downto 0) );end BCD_7;architecture behave of BCD_7 isbeginprocess(adr)begincase adr iswhen 0000=q_showq_showq_showq_showq_showq_showq_showq_showq_showq_shownull;end case;end process;end be

16、have;(4)仿真结果说明：随着adr的值增加，q_show输出相应的值，数码管相应的段会亮,证明模块是正确的四、数字秒表整体组装1、顶层原理图1.工作情况输入信号经过分频器输给计时模块，计时模块的各位输给选择(CHOICE模块，选择模块选择输出，再经过转码(BCD_7濮块控 制数码管段的亮灭；输入信号的另一路经过分频器给扫描(SEL)模块，SEL的输出 信号一方面给CHOICER块提供提供选择信号，另一方面又给译码 器(decode3_8)模块提供译码信号来控制灯位的亮灭。，pause和 reset分别控制暂停和复位。2.模块间的连接关系:扫描(SEL)模块的输出端接译码(decode3_8)模块和选择 (CHOICE)模块，计时模块接选择(CHOICE模块，选择(CHOICE模 块将选到的信号给转码(BCD_7)模块控制数码管段的亮灭2、仿真结果3S9S- U.LLr二，-二二-二r 打 -如8刃-dritc J|,l hg寳-裤r g m5I1I1i1i if1ii i1111 1111LILIJJ IL1X10ITferlllA1 a t I III说明：输入信号后，数码管会不停的被扫描，段和位会选择亮，可以证明模块的正确性管