VHDL24进制加法计数器加入闹钟

1、EDA实验报告书姓名 学号实验时间 2012-06-12课 题 名 称24进制加法计数器加入闹钟实 验 目 的1学习计数器的设计、仿真和硬件测试方法；2进一步熟悉VHDL设计技术；设 计 要 求设计24进制加法计数器，添加闹钟功能，当计数至22时开始闹钟，至计数至 00时闹钟停止。本设计要求仿真。提示：闹钟信号可用一输出信号表示，高电平闹钟启动，低电平闹钟停止。设 计 思 路1.初步编写出设计程序。2并进行编译、仿真、下载，观察实验结果。3.总结，得出结论。设 计 原 理 图 及 源 程 序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.ST

2、D_LOGIC_UNSIGNED.ALL;ENTITY hhe11 ISPORT(CLK,RD,EN:IN STD_LOGIC;CQ,CP:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC;Cn t:OUT STD_LOGIC);END hhe11;ARCHITECTURE BBQ OF hhe11 ISSIGNAL CG: STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL CS: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK,RD,EN)BEGINIF RD=1 THEN

3、 CG=0000;CS=0000;ELSIF CLKEVENT AND CLK=1 THENIF EN=1 THENIF (CS=0010 AND CG=0011) THENCG=0000;CS=0000;MIIUfllUTJIUlH3期:I实 验 结 果波 形 图仿直呷吶:呷测阿 吧呗耐呷冒呷mnrnTHEN C0UT=1：Cn TTjr,3|ELSIF CG=1001 THEN CG=0000;CS=CS+1;ELSE CG=CG+1;END IF;END IF;END IF;IF (CS=0010 AND CG=0011)ELSECOUT=0;if(CS=0010 AND CG=0010

4、) then Cn t=1; END IF;IF (CS=0000 AND CG=OOOO)THENEND IF;END IF;CQ=CG;CP=CS;END PROCESS;END BBQ;Ltf eour 叮起g*cmIKg伽mihi14Alli1血MHiSh世如EHRDDelay Mahxzih问题讨论去掉报时程序为LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY GUOXIN ISPORT(CLK,RD,EN:IN STD_LOGIC;CQ,CP:OUTSTD_LOGIC_VE

5、CTOR(DOWNTO 0);COUT:OUT STD_LOGIC;Cn t:OUT STD_LOGIC);END GUOXIN;ARCHITECTURE BBQ OF GUOXIN ISSIGNAL CG: STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL CS: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINPROCESS(CLK,RD,EN)BEGINIF RD=1 THEN CG=0000;CS=0000;ELSIF CLKEVENT AND CLK=1 THENIF EN=1 THENIF (CS=0010 AND CG=0011) THENCG=0000;CS=0000;ELSIF CG=1001 THEN CG=0000;CS=CS+1;ELSE CG=CG+1;END IF;END