VHDL试卷6套Word版

1、传播优秀Word版文档 ，希望对您有帮助，可双击去除！一、 填空题（20分,每空格1分）1、一个完整的VHDL语言程序通常包含 实体（entity） ， 构造体（architecture）， 配置（configuration）， 包集合（package）和 库（library） 5各部分。2、在一个实体的端口方向说明时，输入使用in表示，那么构造体内部不能再使用的输出是用 out 表示；双向端口是用 inout 表示；构造体内部可再次使用的输出是用 buffer 表示；3、一个构造体可以使用几个子结构，即相对比较独立的几个模块来构成。VHDL语言可以有以下3种形式的子结构描述语句： BLOCK

2、 语句结构； PROCESS 语句结构和SUBPROGRAMS结构。4、VHDL的客体，或称数据对象包括了常数、 变量variable 和 信号signal 。5、请列出三个VHDL语言的数据类型，如实数、位等。 位矢量 ， 字符 ， 布尔量 。6、设D0为0, D1为0, D2为1, D3为0, D0 & D1 & D2 & D3的运算结果是“0010”， D3 & D2 & D1 & D0的运算结果是“0100”。7、构造体的描述方式包括三种，分别是 寄存器传输（RTL）描述方法或称数据流 ； 构造体的结构描述方式 和 构造体的行为描述方式 。1、传统的系统硬件设计方法是采用自上而下（to

3、p down）的设计方法，利用硬件描述语言（HDL）的硬件电路设计方法采用自下而上（bottom up）的设计方法。 （ ）传统的系统硬件设计方法是采用自下而上（bottom up）的设计方法，利用硬件描述语言（HDL）的硬件电路设计方法采用自上而下（top down）的设计方法2、VHDL可以采用层次化的设计，一个高层的结构体中可以调用低层的实体 （ ）3、一个VHAL程序中仅能使用一个进程（process）语句。 （ ） 可以使用多个进程语句。4、VHDL语言的预算操作包括了逻辑运算符、关系运算符、乘法运算符等，它们三者的优先级是相同的。 （ ） 逻辑运算符关系运算符乘法运算1、试举出两种

4、可编程逻辑器件 CPLD 、 FPGA 。2、VHDL程序的基本结构包括 库 、 程序包 、 实体 和 结构体 。3、more_ _11标识符合法吗？ 不合法 。8bit标识符合法吗？ 不合法 。variable标识符合法吗？ 不合法 。4、信号的代入通常用 = ，变量用 := 。5、表示01；两值逻辑的数据类型是 bit（位） ，表示01Z等九值逻辑的数据类型是 std_logic（标准逻辑），表示空操作的数据类型是 NULL 。6、定义一个信号a，数据类型为4位标准逻辑向量 signal a : std_logic_vector(3 downto 0) 定义一个变量b，数据类型为2位位向量

5、 variable b : bit_vector(1 downto 0) 。7、=是 小于等于 关系运算符，又是 赋值运算 操作符。8、设D0为1, D1为0, D2为1, D3为0, D3 & D2 & D1 & D0的运算结果是“0101”， D1 & D2 & D3 & D4的运算结果是“1010”。1、进程语句中，不管在何时，process语句后面必须列出敏感信号 （ ）包含wait语句的进程语句可不列出敏感信号。2、VHDL语言与计算机C语言的没有差别。 （ ）l 运行的基础 计算机语言是在CPURAM构建的平台上运行 VHDL设计的结果是由具体的逻辑、触发器组成的数字电路 l 执行

6、方式 计算机语言基本上以串行的方式执行 VHDL在总体上是以并行方式工作l 验证方式 计算机语言主要关注于变量值的变化 VHDL要实现严格的时序逻辑关系3、在结构体中定义一个全局变量（VARIABLES），可以在所有进程中使用。 （ ） “变量（VARIABLES）”改为“信号”。4、Moore状态机输出只是状态机当前状态的函数，Mealy状态机输出为有限状态机当前值和输入值的函数 （ ） 2、VHDL程序的基本结构至少应包括 实体 、 结构体 两部分和对 库 的引用声明。3、1_Digital标识符合法吗？ 否 ， 12 + 呢？ 合法 。4、在VHDL的常用对象中， 信号 、 变量 可以被

7、多次赋予不同的值， 常量 只能在定义时赋值。5、实体的端口模式用来说明数据、信号通过该端口的传输方向，端口模式有 in 、 Out 、 inout 、 buffer 。6、VHDL语言中std_logic类型取值 Z 表示高阻，取值 X 表示不确定。7、整型对象的范围约束通常用 range 关键词，位矢量用 downto/to 关键词。8、位类型的初始化采用（字符/字符串） 字符 、位矢量用 字符串 。9、进程必须位于 结构体 内部，变量必须定义于 进程/包/子程序 内部。10、并置运算符 & 的功能是 把多个位或位向量合并为一个位向量 。11、进程执行的机制是敏感信号 发生跳变 。12、判断

8、CLK信号上升沿到达的语句是 if clkevent and clk = 1 then .13、 IF 语句各条件间具有不同的优先级。14、任何时序电路都以 时钟 为驱动信号，时序电路只是在 时钟信号的边沿 到来时，其状态才发生改变。得分二、 判断对错并改正（12分，每小题3分）1、CONSTANT T2：std_logic = 0; （ 错 ） 改正：把= 换为 := 。2、若某变量被定义为数值型变量，未赋初始值时默认值为0。（ 错 ） 改正：把0的单引号去掉。3、在结构体中定义一个全局变量（VARIABLES），可以在所有进程中使用。（ 错 ） 改正：“变量（VARIABLES）”改为“信

9、号”。1、VHDL是否区分大小写？ 不区分 。2、digital_ _8标识符合法吗？ 不合法 。12_bit标识符合法吗？ 不合法 。signal标识符合法吗？ 不合法 。 3、结构体有三种描述方式，分别是 数据流 、 行为 、和 结构化 。4、请分别列举一个常用的库和程序包 library ieee 、 use ieee.std_logic_1164.all 。5、一个信号处于高阻（三态）时的值在VHDL中描述为 Z 。6、将一个信号width定义为一个4位标准逻辑向量为 signal width : std_logic_vector(3 downto 0) 。7、/=是 不相等 操作符，

10、功能是 在条件判断是判断操作符两端不相等 。8、设D0为0, D1为1, D2为1, D3为0, D3 & D2 & D1 & D0的运算结果是 “0110” ，（D3 or D2）and（D1 and not D0）的运算结果是： 1 。9、赋值语句是（并行/串行） 并行 执行的，if语句是（并行/串行） 串行 执行的。10、请列举三种可编程逻辑器件： EEPROM 、 GAL 、 FPGA 。1、早期的可编程逻辑器件包括 PLA 、 PAL 、 GAL 。2、基于乘积项技术构造的可编程逻辑器件叫做 CPLD ，基于查找表技术构造的可编程逻辑器件叫做 FPGA 。3、VHDL程序的基本结构包

11、括 库 、 程序包 、 实体 和 结构体 。4、8digital标识符合法吗？ 不合法 。5、信号的代入通常用 = ，变量用 := 。6、 标准逻辑（std_logic） 是一个具有九值逻辑的数据类型。7、定义一个变量a，数据类型为4位位向量 variable a : bit_vector(3 downto 0) 。8、=是 小于等于 关系运算符，又是 赋值运算 操作符。9、设D0为1, D1为1, D2为1, D3为0,“1110”是 D3 & D2 & D1 & D0的运算结果 。10、IF语句根据指定的条件来确定语句执行顺序，共有3种类型： 用于门闩控制的IF语句、用于二选一控制的IF语

12、句、用于多选择控制的IF语句。试卷1填空题12000年推出的Pentium4微处理器芯片的集成度达（4200）万只晶体管。2一般把EDA技术的发展分为（CAD）、（CAE）和（EDA）三个阶段。3在EDA发展的（CAD）阶段，人们只能借助计算机对电路进行模拟、预测，以及辅助进行集成电路版图编辑、印刷电路板（PCB）布局布线等工作。4在EDA发展的（CAE）阶段，人们可以将计算机作为单点设计工具，并建立各种设计单元库，开始用计算机将很多单点工具集成在一起使用。5EDA设计流程包括（设计准备）、（设计输入）、（设计处理）和（器件编程）四个步骤。6EDA的设计验证包括（功能仿真）、（时序仿真）和（器

13、件测试）三个过程。7EDA的设计输入主要包括（文本输入方式）、（图形输入方式）和（波形输入方式）。8文本输入是指采用（硬件描述语言）进行电路设计的方式。9功能仿真是在设计输入完成之后，选择具体器件进行编译之前进行的逻辑功能验证。前仿真10时序方针是在选择了具体器件并完成布局、布线之后进行的时序关系仿真，因此又称为（后仿真）或（延时仿真）。11当前最流行的并成为IEEE标准的硬件描述语言包括（VHDL）和（VerilogHDL）。12采用PLD进行的数字系统设计，是基于芯片的设计或称之为（自底向上）的设计。13硬件描述语言HDL给PLD和数字系统的设计带来了更新的设计方法和理念，产生了目前最常用

14、的并称之为（自顶向下）的设计法。14EDA工具大致可以分为（设计输入编译器）、（仿真器）、（HDL综合器）、（适配器）以及（下载器）等5个模块。15将硬件描述语言转化为硬件电路的重要工具软件称为（HDL综合器）。单项选择题1 将设计的系统或电路按照EDA开发软件要求的某种形式表示出来，并送入计算机的过程称为（1）。设计输入 设计输出仿真综合2一般把EDA技术的发展分为（2）个阶段。23453AHDL属于（1）描述语言。普通硬件 行为高级低级4 VHDL属于（2）描述语言。普通硬件行为高级低级5 包括设计编译和检查、逻辑优化和综合、适配合分割、布局和布线、生成编成数据文件等操作的过程称为（2）。

15、设计输入设计处理功能仿真时序仿真6 在设计输入完成之后，应立即对设计文件进行（2）。编辑编译功能仿真时序仿真7在设计处理过程中，可产生供器件编程使用的数据文件，对于CPLD来说是产生（1）文件。熔丝图位流数据图形仿真11在C语言的基础上演化而来的硬件描述语言是（2）VHDLVerilogHDLAHLCPUL12基于PLD芯片的设计称之为（1）的设计。自底向上自顶向下积木式顶层13基于硬件描述语言HDL的数字系统设计目前最常用的设计法称为（2）设计法。自底向上自顶向下积木式顶层14在EDA工具中，能将硬件描述语言转化为硬件电路的重要工具软件称为（2）。仿真器综合适配器下载器15在EDA工具中，能

16、完成在目标系统器件上布局布线软件称为（3）。仿真器综合器适配器下载器答案：142002CAD、CAE、EDA3CAD4CAE5设计准备、设计输入、设计处理、器件编程6功能仿真、时序仿真、器件测试7文本输入方式、图形输入方式、波形输入方式8硬件描述语言9前仿真10后仿真、延时仿真11VHDL、VerilogHDL12自底向上（Bottom-Up）13自顶向下(Top-Down)14设计输入编辑器、仿真器、HDL综合器、适配器（或布局布线器）、下载器15HDL综合器单项选择题123456789101112131415试卷2填空题：1、一般将一个完整的VHDL程序称为设计实体2、VHDL设计实体的基

17、本结构由（库）、（程序包）、（实体）、（结构体）和（配置）组成。3、（实体）和（结构体）是设计实体的基本组成部分，它们可以构成最基本的VHDL程序。4、 根据VHDL语法规则，在VHDL程序中使用的文字、数据对象、数据类型都需要（事先声明）。5、在VHDL中最常用的库是（IEEE）标准库，最常用的数据包是（STD_LOGIC_1164）数据包。6、VHDL的实体由（实体声明）部分和（结构体）组成。7、VHDL的实体声明部分指定了设计单元的（输入出端口）或（引脚），它是设计实体对外的一个通信界面，是外界可以看到的部分。8、VHDL的结构体用来描述实体的（逻辑结构）和（逻辑功能），它由VHDL语句

18、构成，是外界看不到的部分。9、在VHDL的端口声明语句中，端口方向包括（输入）、（输出）、（双向）和（缓冲）。10、VHDL的标识符名必须以（字母开头），后跟若干字母、数字或单个下划线构成，但最后不能为（下划线）11、VHDL的数据对象包括（常量）、（变量）和（信号），它们是用来存放各种类型数据的容器。12、为信号赋初值的符号是（：=）；程序中，为变量赋值的符号是（：=），为信号赋值的符号是（=）13、VHDL的数据类型包括（标量类型）、（复合类型）、（存储类型）和（文件类型）。14、在VHDL中，标准逻辑位数据有（九）种逻辑值。15、VHDL的操作符包括（逻辑）、（算术）、（关系）和（并置）

19、四类。选择题：1、IEEE于1987年公布了VHDL的（A）语法标准。A、IEEESTD1076-1987;B、RS232;C、IEEESTD_LOGIC_1164;D、IEEESTD1076-1993;2、 IEEE于1987年公布了VHDL的（D）语法标准。3、 A、IEEESTD1076-1987;B、RS232;C、IEEESTD_LOGIC_1164;D、IEEESTD1076-1993;3、VHDL的设计实体可以被高层次的系统（D），成为系统的一部分。A、输入；B、输出；C、仿真；D、调用4、VHDL常用的库是（A）标准库。A、IEEE；B、STD；C、WORK；D、PACKAGE

20、5、VHDL的实体声明部分用来指定设计单元的（D）A、输入端口；B、输出端口；C、引脚；D、以上均可6、一个设计实体可以拥有一个或多个（B）A、设计实体；B、结构体；C、输入；D、输出7、在VHDL的端口声明语句中，用（A）声明端口为输入方向。A、IN；B、OUT；C、INOUT；D、BUFFER8、在VHDL的端口声明语句中，用（B）声明端口为输出方向。A、IN；B、OUT；C、INOUT；D、BUFFER9、在VHDL的端口声明语句中，用（C）声明端口为双向方向。A、IN；B、OUT；C、INOUT；D、BUFFER10、在VHDL的端口声明语句中，用（D）声明端口为具有读功能的输出方向。

21、A、IN；B、OUT；C、INOUT；D、BUFFER11、在VHDL中用（D）来把特定的结构体关联一个确定的实体，为一个大型系统的设计提供管理和进行工程组织。A、输入；B、输出；C、综合；D、配置12、在VHDL中，45_234_278属于（A）文字。A、整数；B、以数制基数表示的；C、实数；D、物理量13、在VHDL中，88_670551_278属于（C）文字。A、整数；B、以数制基数表示的；C、实数；D、物理量14、在VHDL中，16#FE#属于（B）文字。A、整数；B、以数制基数表示的；C、实数；D、物理量15、在VHDL中，100m属于（D）文字。A、整数；B、以数制基数表示的；C、

22、实数；D、物理量16、在VHDL中，可以用（B）表示数据或地址总线的名称。A、下标名；B、段名；C、总线名；D、字符串17、在下列标识符中，（C）是VHDL合法的标识符。A、4h_adde；B、h_adde_；C、h_adder；D、_h_adde18、在下列标识符中，（A）是VHDL错误的标识符。A、4h_adde；B、h_adde4；C、h_adder_4；D、h_adde19、在VHDL中，（D）不能将信息带出对它定义的当前设计单元。A、信号；B、常量；C、数据；D、变量20、在VHDL中，（D）的数据传输是立即发生的，不存在任何延时的行为。A、信号；B、常量；C、数据；D、变量21、在

23、VHDL中，（A）的数据传输是不是立即发生的，目标信号的赋值需要一定的延时时间。A、信号；B、常量；C、数据；D、变量22、在VHDL中，为目标变量赋值的符号是（C）。A、=：；B、=；C、:=；D、=23、在VHDL中，为目标信号赋值的符号是（D）。A、=：；B、=；C、:=；D、=24、在VHDL中，定义信号名时，可以用（C）符号为信号赋初值。A、=：；B、=；C、:=；D、=25、在VHDL的IEEE标准库中，预定义的标准逻辑位STD_LOGIC的数据类型中的数据是用（B）表示的。A、小写字母；B、大写字母；C、大或小写字母；D、全部是数字答案填空题：1、设计实体；2、库、程序包、实体、结构体、配置；3、实体、结构体；4、事先声明；5、IEEE；STD_LOGIC_1164；6、实体声明、结构体；7、输入/输出端口、引脚；8、逻辑结构、逻辑功能；9、输入、输出、双向、缓冲；10、字母开